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Cadence推出C-to-Silicon Compiler

  • 　　加州圣荷塞，2008年7月15日——全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種
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FPGA設(shè)計開發(fā)中應(yīng)用仿真技術(shù)解決故障的方法

  • 　　本文針對FPGA實際開發(fā)過程中，出現(xiàn)故障后定位困難、反復(fù)修改代碼編譯時間過長、上板后故障解決無法確認(rèn)的問題，提出了一種采用仿真的方法來定位、解決故障并驗證故障解決方案?？梢源蟠蟮墓?jié)約開發(fā)時間，提高開發(fā)效率。 　　FPGA近年來在越來越多的領(lǐng)域中應(yīng)用，很多大通信系統(tǒng)（如通信基站等）都用其做核心數(shù)據(jù)的處理。但是過長的編譯時間，在研發(fā)過程中使得解決故障的環(huán)節(jié)非常令人頭痛。本文介紹的就是一種用仿真方法解決故障從而減少研發(fā)過程中的編譯次數(shù)，最終達(dá)到準(zhǔn)確定位故障、縮短解決故障時間的目的。文例所用到的軟件開發(fā)平臺
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影響FPGA設(shè)計中時鐘因素的探討

  • 　　時鐘是整個電路最重要、最特殊的信號，系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進(jìn)行, 這就要求時鐘信號時延差要非常小, 否則就可能造成時序邏輯狀態(tài)出錯；因而明確FPGA設(shè)計中決定系統(tǒng)時鐘的因素，盡量較小時鐘的延時對保證設(shè)計的穩(wěn)定性有非常重要的意義。 　　1.1 建立時間與保持時間 　　建立時間（Tsu：set up time）是指在時鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時間，如果建立的時間不滿足要求那么數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后
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英特爾：嵌入式聯(lián)網(wǎng)設(shè)備市場是下一個金礦

  • 　　隨著嵌入式技術(shù)和通信技術(shù)的發(fā)展，二者之間已呈現(xiàn)出更多的融合趨勢：一方面嵌入式設(shè)備被更多地連接到互聯(lián)網(wǎng)上，成為互聯(lián)網(wǎng)接入終端；另一方面這些設(shè)備之間也越來越多地實現(xiàn)了互聯(lián)互通。自今年英特爾推出面向嵌入式領(lǐng)域的凌動處理器以來，英特爾的嵌入式市場戰(zhàn)略逐漸清晰，而其與終端設(shè)備芯片廠商ARM之間的競爭也成為業(yè)界關(guān)注的焦點。 　　7月14日，英特爾在北京舉行嵌入式戰(zhàn)略溝通會，英特爾公司數(shù)字企業(yè)事業(yè)部副總裁、嵌入式及通信事業(yè)部總經(jīng)理DougDavis參加了會議，其在接受《中國電子報》記者采訪時表示，下一個價值數(shù)十億
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2008年7月18日，Altera公布第二季度業(yè)績

  • 　　Altera公司今天宣布第二季度銷售額達(dá)到3.599億美元，比2008年第一季度增長7%，比2007年第二季度增長13%。在2008年第一季度0.839億美元凈收入和每股攤薄后收益0.27美元基礎(chǔ)上，第二季度凈收入增長到0.98億美元，每股攤薄后收益0.32美元。和2007年第二季度相比，今年第二季度凈收入增長22%，每股攤薄后收益增長43%。 　　上半年運營現(xiàn)金流為2.268億美元。第二季度，Altera以140萬美元回購其65,000普通股。到目前為止，在第三季度，Altera已經(jīng)以1004萬美
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基于SOPC的視頻采集系統(tǒng)設(shè)計

  • 　　0 引言 　　視頻采集的主流實現(xiàn)方案有兩種：一是基于ASIC，該方案一般采用意法、AMD等公司的專用視頻處理芯片；二是基于DSP，主要采用TI、ADI等公司的DSP信號處理器。它們作為輔處理器，可在主CPU控制下進(jìn)行視頻信號的采集壓縮。隨著FPGA的發(fā)展，通過SOPC技術(shù)實現(xiàn)視頻采集已成為一種易于開發(fā)、設(shè)計靈活的方案。而這主要得益于IP復(fù)用技術(shù)的發(fā)展。在FPGA上構(gòu)建復(fù)雜嵌入式系統(tǒng)可利用既有的功能模塊及其驅(qū)動程序。該方案具有更大的集成度和靈活性，因而必將成為電子設(shè)計發(fā)展的一大趨勢。 　　本文介紹了
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基于FPGA電火花加工脈沖電源的設(shè)計

  • 　　0引 言 　　數(shù)控電火花(electrical discharge machining，EDM)機(jī)床是一種實現(xiàn)工件精密加工的特種加工工具。早期的電火花成型加工機(jī)床的脈沖電源電路是用分立元件組成，或者是用單片機(jī)來實現(xiàn)。分立元件電路設(shè)計復(fù)雜，電路調(diào)試?yán)щy，基于單片機(jī)或者是32位的嵌入式CPU的脈沖電源性能有了很大的提高，也具有了很高的智能性，但對于不同的處理器，其移植性不太好，而且如果硬件電路一旦完成就不能進(jìn)行更改與升級。而采用現(xiàn)場可編程門陣列FPGA在很好的繼承單片機(jī)或者是嵌入式CPU設(shè)計的電源的優(yōu)點
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Intel進(jìn)軍嵌入式的三個障礙(2)

  • 　　功耗關(guān) 　　其次，功耗更低。ARM是以低功耗和近乎福利價的IP（知識產(chǎn)權(quán)）授權(quán)走遍天下的。Intel的功耗不低，為此推出了多核戰(zhàn)略。不僅如此，今年三季度（9月10日左右），Intel將推出第一個針對嵌入式市場的芯片：SoC(系統(tǒng)芯片)處理器“Tolapai”。實現(xiàn)了兩年前的承諾：集成了北橋和南橋。Tolapai處理器基于改良版的Pentium M核心，32-bit設(shè)計，頻率600MHz、1GHz、1.2GHz，采用65nm工藝制造，集成1.48億個晶體管，封裝面積37.5×37.5mm，熱設(shè)計功耗1
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利用視頻套件加速FPGA上的視頻開發(fā)

  • 　　隨著下一代視頻壓縮標(biāo)準(zhǔn)問世，行業(yè)從基本視頻處理向更復(fù)雜的集成處理解決方案轉(zhuǎn)移，這使得系統(tǒng)的要求超越了獨立DSP力所能及的視頻性能。FPGA以不到30美元的價格提供20GMACs以上的DSP性能，從而為成本敏感型軍事、汽車、醫(yī)療、消費、工業(yè)和安全應(yīng)用填補(bǔ)了這一空白。只有FPGA能夠為整套端對端視頻解決方案提供邏輯、嵌入式處理、OS支持和驅(qū)動器。 　　妨礙開發(fā)人員將FPGA用于視頻應(yīng)用的因素并非他們?nèi)狈PGA性能優(yōu)勢的了解，而是缺乏使用其設(shè)計流程的經(jīng)驗，對于那些習(xí)慣于用C語言編程的傳統(tǒng)DSP程序開發(fā)
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Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品

  • 　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
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一種基于FPGA控制全彩大屏幕顯示的設(shè)計(圖)

基于DSP的圖象采集與處理系統(tǒng)的設(shè)計

  • 　　0 引言 　　圖像處理系統(tǒng)的一個關(guān)鍵問題就是數(shù)據(jù)量龐大，數(shù)據(jù)處理相關(guān)性高，實時實現(xiàn)比較困難。即使采用高速單片機(jī)也無法滿足實時處理的需求，而DSP芯片則具有速度快，信號處理功能強(qiáng)大，實時性好等特點，因此，將DSP用于圖像處理可使這一難題得到較好的解決。 　　1 系統(tǒng)構(gòu)成 　　本系統(tǒng)采用基于CameraLink接口的圖像輸出相機(jī)。DSP采用TI的TMS320C6711，這是一種高性能DSP處理器，其工作頻率為150 MHz，最大處理能力高達(dá)900MFLOps，該DSP既可滿足高速處理要求，又可滿足高
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用SOC技術(shù)實現(xiàn)嵌入式廣播監(jiān)測設(shè)備

  • 　　一、引言 　　“西新工程”以來，我國無線廣播監(jiān)測網(wǎng)有了長足的發(fā)展，為適應(yīng)新形勢下廣播電視安全播出的需要，建立健全廣播電視信息安全保障體系做出了巨大貢獻(xiàn)，為執(zhí)行貫徹江總書記“9.16”指示發(fā)揮了巨大的作用。 　　目前我國的無線廣播監(jiān)測網(wǎng)的遙控監(jiān)測站、數(shù)據(jù)采集點系統(tǒng)絕大部分由通用工控機(jī)、通用Windows操作系統(tǒng)、通用I/O板卡、專業(yè)測量板卡四部分構(gòu)成。與目前的流行的嵌入式技術(shù)相比，這種結(jié)構(gòu)的網(wǎng)絡(luò)監(jiān)測系統(tǒng)已經(jīng)顯示出系統(tǒng)冗余、功耗太大、板卡繁多、安裝復(fù)雜、
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2008年嵌入式設(shè)計調(diào)查結(jié)果：工程師很辛苦

  • 　　Tech Insights/Embedded Systems Design 2008年嵌入式市場調(diào)研報告表明，嵌入式系統(tǒng)設(shè)計人員在2008年要參與更多項目的開發(fā)，按期完成開發(fā)任務(wù)是他們最大的問題，有一半以上（大于50%）的開發(fā)項目不能按期完成。? 　　調(diào)查結(jié)果表明：自2005年以來，2008年新項目對應(yīng)項目改進(jìn)的比例是這幾年中最高的。在所有開發(fā)項目中，新開發(fā)項目占46%，剩余54%為以往開發(fā)項目的升級和改進(jìn)。項目的改進(jìn)和升級主要是針對新的軟件特性（占81%），或因采用了新處理器（55%），
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一種機(jī)器人視覺系統(tǒng)模塊的設(shè)計

  • 　　一、概述 　　視覺技術(shù)是近幾十年來發(fā)展的一門新興技術(shù)。機(jī)器視覺可以代替人類的視覺從事檢驗、目標(biāo)跟蹤、機(jī)器人導(dǎo)向等方面的工作，特別是在那些需要重復(fù)、迅速的從圖象中獲取精確信息的場合。盡管在目前硬件和軟件技術(shù)條件下，機(jī)器視覺功能還處于初級水平，但其潛在的應(yīng)用價值引起了世界各國的高度重視，發(fā)達(dá)國家如美國、日本、德國、法國等都投入了大量的人力物力進(jìn)行研究，近年來已經(jīng)在機(jī)器視覺的某些方面獲得了突破性的進(jìn)展，機(jī)器視覺在車輛安全技術(shù)、自動化技術(shù)等應(yīng)用中也越來越顯示出其重要價值。本文根據(jù)最新的CMOS圖像采集芯片設(shè)
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