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基于CY7C68013A和FPGA的ADSP-TS101擴(kuò)展USB接口設(shè)計

  • 基于CY7C68013A和FPGA的ADSP-TS101擴(kuò)展USB接口設(shè)計,ADI公司的DSP器件(ADSP-TS101)具有浮點(diǎn)實(shí)時處理能力強(qiáng)、并行性好等優(yōu)點(diǎn)，從而廣泛被彈載信號處理系統(tǒng)選用。其作為彈載主處理器，在導(dǎo)彈的系統(tǒng)試驗(yàn)中，需要利用上位機(jī)對其中的大數(shù)據(jù)量的軟件變量進(jìn)行實(shí)時監(jiān)控和記錄，
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基于Spartan-6 FPGA的可擴(kuò)展驅(qū)動控制系統(tǒng)

  • 基于Spartan-6 FPGA的可擴(kuò)展驅(qū)動控制系統(tǒng),許多情況下驅(qū)動器只是大規(guī)模工藝的一個組件，因此互操作性也是一項關(guān)鍵的設(shè)計要求。而影響這種要求的關(guān)鍵因素是工業(yè)網(wǎng)絡(luò)協(xié)議的寬度(即現(xiàn)場總線)和相關(guān)器件特性，因?yàn)樗鼈冇脕順?biāo)準(zhǔn)化驅(qū)動器在網(wǎng)絡(luò)中的表達(dá)?，F(xiàn)場總線(比
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基于雙FPGA+ARM架構(gòu)的圖像壓縮系統(tǒng)

  • 基于雙FPGA+ARM架構(gòu)的圖像壓縮系統(tǒng),目前的圖像壓縮存儲方案大都無法支持高分辨率圖像。另外，在一些DSP解決方案中，因?yàn)镈SP接口不靈活以及DSP本身處理能力的限制，很難支持高分辨圖像壓縮?！　”驹O(shè)計開發(fā)出了一套基于雙FPGA+ARM架構(gòu)的高速計算機(jī)屏幕圖
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基于FPGA PCI的并行計算平臺實(shí)

  • 基于FPGA PCI的并行計算平臺實(shí),本文介紹的基于PCI總線的FPGA計算平臺的系統(tǒng)實(shí)現(xiàn)：通過在PC機(jī)上插入擴(kuò)展PCI卡，對算法進(jìn)行針對并行運(yùn)算的設(shè)計，提升普通PC機(jī)對大計算量數(shù)字信號的處理速度。本設(shè)計采用5片F(xiàn)PGA芯片及相關(guān)周邊芯片設(shè)計實(shí)現(xiàn)這一并行高速
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NEC推出大規(guī)模集成電路設(shè)計工具CyberWorkBench

  • 近日，NEC 推出了半導(dǎo)體設(shè)計高階綜合工具CyberWorkBench的FPGA專用版。CyberWorkBench是NEC開發(fā)的以C語言為基礎(chǔ)的LSI（注1）設(shè)計工具。該工具以ANSI-C、SystemC等C語言程序作為輸入，以自動生成高性能和高質(zhì)量的電路的合成工具為中心，具備與軟件協(xié)調(diào)的高速驗(yàn)證環(huán)境、源碼調(diào)試功能、形式屬性驗(yàn)證等豐富的驗(yàn)證功能，從而實(shí)現(xiàn) All-in-C 。通常在設(shè)計LSI時，要使用硬件專用的描述語言HDL（注2），而使用CyberWorkBench，由于可以輸入C語言，從而使設(shè)計描述
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基于FPGA的二次群數(shù)字信號分接部分功能實(shí)現(xiàn)

  • 基于FPGA的二次群數(shù)字信號分接部分功能實(shí)現(xiàn),1.引言　　為了提高傳輸速率，擴(kuò)大通信容量，減少信道數(shù)量，通常把多路信號復(fù)用成一路信號進(jìn)行傳輸。在多種復(fù)用方式中，時分復(fù)用是一種常用的方式。時分復(fù)用是多路信號按照時間間隔共享一路信道進(jìn)行傳輸。復(fù)接是把多
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基于FPGA直接序列擴(kuò)頻系統(tǒng)的設(shè)計

  • 摘要 針對一般無線通信系統(tǒng)抗干擾、抗噪聲以及抗多徑性能力差的缺點(diǎn)，提出了一種基于FPGA的直接序列擴(kuò)頻系統(tǒng)設(shè)計。該設(shè)計采用63位的pn碼作為擴(kuò)頻調(diào)制的碼序列，在發(fā)送端，對信息碼進(jìn)行擴(kuò)頻調(diào)制；在接收端，對收到的擴(kuò)
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運(yùn)用SAD算法降低FPGA資源利用率

  • 介紹如何從比RTL更高層次的抽象層分析資源共享，讓資源占用率比依賴RTL設(shè)計中的互斥任務(wù)的方法更低。
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基于FPGA的高速串行傳輸系統(tǒng)的設(shè)計與實(shí)現(xiàn)

  • 摘要：作為高傳輸速率和低設(shè)計成本的傳輸技術(shù)，串行傳輸技術(shù)被廣泛應(yīng)用于高速通信領(lǐng)域，并已成為業(yè)界首選。在此基于對高速串行傳輸系統(tǒng)的分析，對實(shí)例進(jìn)行了總體設(shè)計驗(yàn)證，最終達(dá)到高速傳輸?shù)哪康摹?br />關(guān)鍵詞：FPGA；
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基于FPGA的通用異步收發(fā)器設(shè)計

  • 摘要：采用Verilog HDL語言作為硬件功能的描述，運(yùn)用模塊化設(shè)計方法分別設(shè)計了通用異步收發(fā)器(UART)的發(fā)送模塊、接收模塊和波特率發(fā)生器，并結(jié)合現(xiàn)場可編程門陣列(FPGA)的特點(diǎn)，實(shí)現(xiàn)了一個可移植的UART模塊。該設(shè)計不
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基于FPGA多通道同步數(shù)據(jù)采集系統(tǒng)設(shè)計

  • 　引言　　數(shù)據(jù)采集在工業(yè)測控領(lǐng)域里有廣泛的應(yīng)用，它已成為計算機(jī)測控系統(tǒng)的一個重要的環(huán)節(jié)，尤其在設(shè)備故障監(jiān)測系統(tǒng)中，由于各種設(shè)備的結(jié)構(gòu)復(fù)雜，運(yùn)動形式多種多樣，發(fā)生故障的可能部位很難確定，因此我們需要從設(shè)
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NEXYS3 FPGA 開發(fā)平臺

  • Digilent公司推出了一款新型的基于FPGA的硬件開發(fā)平臺，NEXYSTM3開發(fā)板。此開發(fā)板采用了Xilinx公司最先進(jìn)的Spartan6 FPGA芯片，擁有48M字節(jié)大小的外部存儲器（包括2個由Micron公司生產(chǎn)的非易失性的相變存儲器）、USB以及以太網(wǎng)接口，還有其他通用的I/O器件。
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片上系統(tǒng)（SOC）設(shè)計與EDA

  • 利用EDA工具和硬件描述語言（HDL），根據(jù)產(chǎn)品的特定要求設(shè)計性能價格比高的片上系統(tǒng)，是目前國際上廣泛使用的方法。與傳統(tǒng)的設(shè)計方法不同，在設(shè)計開始階段并不一定需要具體的單片微控制器（MCU）和開發(fā)系統(tǒng)(仿真器)以
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基于8051內(nèi)核SoC的模擬驗(yàn)證與仿真

  • 基于8051內(nèi)核SoC的模擬驗(yàn)證與仿真,在進(jìn)行SoC 芯片設(shè)計過程中，由于8051系列單片機(jī)的廣泛使用和成熟的技術(shù)，許多SoC芯片的設(shè)計者在選用8位處理器做內(nèi)核時常采用8051。SoC芯片的設(shè)計是十分復(fù)雜的，不僅要考慮芯片IP核的系統(tǒng)構(gòu)成、軟硬件協(xié)同設(shè)計、不同工藝的綜合等問題，還要考慮在設(shè)計過程中，如何實(shí)現(xiàn)對芯片的模擬驗(yàn)證以及設(shè)計成功后針對該芯片仿真裝置的實(shí)現(xiàn)，從而促進(jìn)所設(shè)計系統(tǒng)芯片的迅速推廣。

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基于FPGA的交通燈系統(tǒng)控制設(shè)計

  • 摘要：為了對交通燈系統(tǒng)進(jìn)行精確控制，采用FPGA實(shí)驗(yàn)板，在QuartusⅡ軟件環(huán)境下，分別實(shí)現(xiàn)脈沖發(fā)生模塊、狀態(tài)定時模塊、交通燈顯示模塊、時間顯示模塊，進(jìn)行仿真實(shí)驗(yàn)和硬件下載，獲得的測試結(jié)果滿足設(shè)計要求。由于采用
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