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EEPW首頁 >> 主題列表 >> dds-11a型實(shí)驗(yàn)室電導(dǎo)率

dds-11a型實(shí)驗(yàn)室電導(dǎo)率 文章 進(jìn)入dds-11a型實(shí)驗(yàn)室電導(dǎo)率技術(shù)社區(qū)

基于FPGA的DDS設(shè)計(jì)

  • 摘要：利用現(xiàn)場可編程門陣列(FPGA)設(shè)計(jì)并實(shí)現(xiàn)直接數(shù)字頻率合成器(DDS)。結(jié)合DDS的結(jié)構(gòu)和原理，給出系統(tǒng)設(shè)計(jì)方法，并推導(dǎo)得到參考頻率與輸出頻率間的關(guān)系。DDS具有高穩(wěn)定度，高分辨率和高轉(zhuǎn)換速度，同時(shí)利用Ahera公司
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基于DDS的信號模擬器設(shè)計(jì)

  • 摘要：通過對DDS的信號模擬器設(shè)計(jì)的研究，不僅設(shè)計(jì)出能夠?qū)崿F(xiàn)普通射頻合成信號源的功能，正如能夠在幅度、頻率等方面對所需生成的信號加以控制，也能夠?qū)崿F(xiàn)定頻、掃頻以及跳頻等輸出方式上的選擇。同時(shí)，該系統(tǒng)增加
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基于FPGA和DDS的信號源研究與設(shè)計(jì)

  • 1引言直接數(shù)字頻率合成DDS(DirectDigitalSynthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生...
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基于模型的DDS芯片設(shè)計(jì)與實(shí)現(xiàn)

  • 基于模型的DDS芯片設(shè)計(jì)與實(shí)現(xiàn),摘要：介紹了一種基于模型的DDS芯片的設(shè)計(jì)方法。根據(jù)DDS基本原理,在MATLAB環(huán)境下建立模型,用System Generator產(chǎn)生VHDL程序,并在ISE軟件中編寫仿真和控制程序,最后在Spartan-3E Starter Kit開發(fā)板上實(shí)現(xiàn)設(shè)計(jì)。與傳統(tǒng)的
  • 關(guān)鍵字： 設(shè)計(jì)  實(shí)現(xiàn)  芯片  DDS  模型  基于  

基于DSP和DDS的三維感應(yīng)測井高頻信號源實(shí)現(xiàn)

  • 基于DSP和DDS的三維感應(yīng)測井高頻信號源實(shí)現(xiàn),　引言　　高頻信號源設(shè)計(jì)是三維感應(yīng)測井的重要組成部分。三維感應(yīng)測井的原理是利用激勵(lì)信號源通過三個(gè)正交的發(fā)射線圈向外發(fā)射高頻信號，再通過多組三個(gè)正交的接收線圈，得到多組磁場分量，從而準(zhǔn)確測量地層各向異性
  • 關(guān)鍵字： 高頻  信號源  實(shí)現(xiàn)  測井  感應(yīng)  DSP  DDS  三維  基于  

基于FPGA和DDS的信號源設(shè)計(jì)

  • 基于FPGA和DDS的信號源設(shè)計(jì),1 引言
    直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率
  • 關(guān)鍵字： 設(shè)計(jì)  信號源  DDS  FPGA  基于  FPGA，DDS，Verilog HDL  

基于DDS芯片AD9833的音源發(fā)生器設(shè)計(jì)

  • 介紹了DDS技術(shù)的原理和特性，采用DDS芯片AD9833產(chǎn)生正弦波音階信號構(gòu)建音源發(fā)生器，給出了主要電路和關(guān)鍵程序。
  • 關(guān)鍵字： 9833  DDS  AD  芯片    

一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案

  • 由于超寬帶信號的帶寬很寬，傳統(tǒng)的信號產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此，提出一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案，該方法聯(lián)合使用了DDS和PLL兩種信號產(chǎn)生技術(shù)，優(yōu)勢互補(bǔ)。通過ADS結(jié)合Matlab對系統(tǒng)的模型建立和性能分析證明，該方案輸出信號性能優(yōu)良，完全能滿足設(shè)計(jì)要求，并已成功應(yīng)用于某超寬帶通信系統(tǒng)。
  • 關(guān)鍵字： 產(chǎn)生  方案  信號  Chirp-UWB  DDS  PLL  基于  轉(zhuǎn)換器  

基于DDS技術(shù)的雜散分析及抑制方法

  • 頻率合成技術(shù)起源于二十世紀(jì)30年代，當(dāng)時(shí)所采用的頻率合成方法是直接頻率合成。它是利用混頻、倍頻、分頻的方法由參考源頻率經(jīng)過加、減、乘、除運(yùn)算，直接組合出所需要的的頻率。它的優(yōu)點(diǎn)是捷變速度快，相位噪
  • 關(guān)鍵字： DDS  雜散分析  方法    

基于FPGA的DDS信號發(fā)生器設(shè)計(jì)

  • 介紹基于DDS的信號發(fā)生器工作原理和設(shè)計(jì)過程，并對關(guān)鍵模塊及外圍電路進(jìn)行了仿真和誤差分析。經(jīng)功能驗(yàn)證和分析測試，達(dá)到了預(yù)定的各項(xiàng)技術(shù)指標(biāo)。旨在建立一種以FPGA為核心，功能可裁剪、波形任意調(diào)整的高性能信號發(fā)生器設(shè)計(jì)方法。采用該設(shè)計(jì)法將有效地降低開發(fā)成本，提高設(shè)計(jì)效率，并具有一定的工程指導(dǎo)意義和實(shí)用價(jià)值。
  • 關(guān)鍵字： FPGA  DDS  信號發(fā)生器    

基于CPLD的DDS正交信號源的設(shè)計(jì)

  • 1 引言
    由于傳統(tǒng)的多波形函數(shù)信號發(fā)生器需采用大量分離元件才能實(shí)現(xiàn)，且設(shè)計(jì)復(fù)雜，這里提出一種基于CPLD的多波形函數(shù)信號發(fā)生器。它采用CPLD作為函數(shù)信號發(fā)生器的處理器，以單片機(jī)和CPLD為核心，輔以必要的模擬
  • 關(guān)鍵字： CPLD  DDS  信號源    
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dds-11a型實(shí)驗(yàn)室電導(dǎo)率介紹

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