asic ip核文章進(jìn)入asic ip核技術(shù)社區(qū)

適用于FPGA、GPU和ASIC系統(tǒng)的電源管理

本文通過(guò)列舉Altera 公司的 20nm Arria 10 FPGA 和 Arria 10 SoC (片上系統(tǒng)) 開發(fā)電路板的電源管理解決方案，分析了對(duì)于FPGA、GPU 或 ASIC 控制的系統(tǒng)中電源管理帶來(lái)的挑戰(zhàn)，并指出通過(guò)使用 LTPowerCAD 和 LTPowerPlanner 這類工具，可以大大簡(jiǎn)化對(duì)負(fù)載點(diǎn)穩(wěn)壓器以及各部分分析結(jié)果的映射任務(wù)。
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智原榮獲ISO9001 Plus品質(zhì)知識(shí)典范獎(jiǎng)，高經(jīng)營(yíng)品質(zhì)打造設(shè)計(jì)服務(wù)

　　ASIC 設(shè)計(jì)服務(wù)暨 IP 研發(fā)銷售領(lǐng)導(dǎo)廠商-智原科技(Faraday Technology, TAIEX: 3035)于日前獲頒 ISO9001 Plus 典范獎(jiǎng)項(xiàng)。ISO9001:2015是ISO 15年來(lái)最大改版，能成為首批獲得SGS專業(yè)驗(yàn)證的廠商，是對(duì)智原在品質(zhì)承諾、經(jīng)營(yíng)與職能發(fā)展表現(xiàn)上的高度肯定和最具體驗(yàn)證。　　智原科技成立于1993年，累積20余年在 IP (矽智財(cái))與 ASIC 設(shè)計(jì)服務(wù)的豐富經(jīng)驗(yàn)，不但自主產(chǎn)出了3,000多支的 IP，更有2,000多個(gè)專案的成功量產(chǎn)經(jīng)驗(yàn)，客戶遍及臺(tái)
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智原和聯(lián)電發(fā)表28HPC(U) 12.5G SerDes PHY IP解決方案

　　聯(lián)華電子今(3日) 與 ASIC 設(shè)計(jì)服務(wù)暨 IP 研發(fā)銷售廠商智原科技共同發(fā)表智原科技于聯(lián)電28奈米 HPCU 工藝的可編程12.5Gbps SerDes PHY IP 方案。此次智原成功推出的 SerDes PHY，為聯(lián)電28奈米 High-K / Metal Gate 后閘極技術(shù)工藝平臺(tái)中一系列高速 I/O 解決方案的第一步。　　藉由采用涵蓋1.25Gbps 到12.5Gbps 的可編程架構(gòu)技術(shù)，此 SerDes PHY 能夠輕易支持10G/1G xPON 被動(dòng)光纖網(wǎng)絡(luò)通訊設(shè)備。結(jié)合不同的
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Arasan推出支持TSMC 28納米HPC工藝的DPHY IP核

　　Arasan今日宣布，其MIPI DPHY IP核Ver1.2版本即刻開始供貨，該版本在TSMC 28納米HPC工藝之上可支持高達(dá)2.5Gbps的速度。該IP產(chǎn)品將很快被移植到TSMC最新的HPC Plus工藝上。Arasan的MIPI DPHY IP核向下兼容以前的標(biāo)準(zhǔn)版本，需要時(shí)能夠以1.5Gbps或更低的速度運(yùn)行。　　Arasan提供的最新DPHY IP產(chǎn)品使用了全新的、正在申請(qǐng)專利的DPHY架構(gòu)，該架構(gòu)為實(shí)現(xiàn)超低功耗和超小面積而優(yōu)化了DPHY設(shè)計(jì)。　　“我們利用自己在DPH
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數(shù)字電路(fpga/asic)設(shè)計(jì)入門之靜態(tài)時(shí)序分析

　　靜態(tài)時(shí)序分析簡(jiǎn)稱STA(Static Timming Analysis)，它提供了一種針對(duì)大規(guī)模門級(jí)電路進(jìn)行時(shí)序驗(yàn)證的有效方法。它指需要更具電路網(wǎng)表的拓?fù)?，就可以檢查電路設(shè)計(jì)中所有路徑的時(shí)序特性，測(cè)試電路的覆蓋率理論上可以達(dá)到100%，從而保證時(shí)序驗(yàn)證的完備性;同時(shí)由于不需要測(cè)試向量，所以STA驗(yàn)證所需時(shí)間遠(yuǎn)小于門級(jí)仿真時(shí)間。但是，靜態(tài)時(shí)序分析也有自己的弱點(diǎn)，它無(wú)法驗(yàn)證電路功能的正確性，所以這一點(diǎn)必須由RTL級(jí)的功能仿真來(lái)保證，門級(jí)網(wǎng)表功能的正確性可以用門級(jí)仿真技術(shù)，也可以用后面講到的形式驗(yàn)證技術(shù)。值
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關(guān)于除法電路

　　除法，這個(gè)小學(xué)4年紀(jì)就開始學(xué)習(xí)和使用的方法卻一直是我這個(gè)ASIC工程師心中的痛。我一直在思考如何能找到一個(gè)簡(jiǎn)單(硬件資源少)而快捷(時(shí)鐘排數(shù)少)的通用除法電路。　　其實(shí)簡(jiǎn)單的說(shuō)除法可以用迭代的減法來(lái)實(shí)現(xiàn)，但是對(duì)于硬件，這恐怕要花很多時(shí)間。我也一直沒(méi)有找到實(shí)現(xiàn)任意除法的好方法。但是對(duì)于某些除數(shù)固定的除法還是有一些辦法的。　　1)最容易想到的就是ROM查找表，但是ROM畢竟不是我們的目標(biāo)，雖然ROM有時(shí)是不錯(cuò)的方法。　　2)我開始仔細(xì)考慮這個(gè)問(wèn)題是在做264解碼時(shí)必須要處理QP的問(wèn)題。這是一個(gè)除以6的計(jì)算
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Mentor Graphics Veloce VirtuaLAB增加針對(duì)領(lǐng)先網(wǎng)絡(luò)設(shè)計(jì)的下一代協(xié)議

　　2015年10月19日，Mentor Graphics公司今天宣布，推出支持25G、50G和100G以太網(wǎng)的Veloce® VirtuaLAB Ethernet環(huán)境。這種支持有助于實(shí)現(xiàn)今天正在創(chuàng)建的基于大規(guī)模以太網(wǎng)設(shè)計(jì)的高效的、基于仿真的驗(yàn)證。　　連接需求的激增對(duì)交換機(jī)和路由器設(shè)計(jì)的尺寸有著深遠(yuǎn)的影響，使之成為了今天開發(fā)的最大的IC設(shè)計(jì)。設(shè)計(jì)的絕對(duì)尺寸、早期發(fā)布的壓力，以及需要驗(yàn)證所有路徑，都推動(dòng)著將驗(yàn)證從模擬轉(zhuǎn)向基于仿真流程方法的轉(zhuǎn)變。　　Juniper Networks硅和系統(tǒng)工程
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揭秘：北斗衛(wèi)星國(guó)產(chǎn)芯片是怎樣煉成的

西昌發(fā)射的兩顆新一代北斗導(dǎo)航衛(wèi)星近日來(lái)成為國(guó)內(nèi)各方關(guān)注的焦點(diǎn)，在這兩顆衛(wèi)星和“遠(yuǎn)征一號(hào)”火箭上，不僅100%使用了中國(guó)自主開發(fā)的宇航CPU芯片，還承載著數(shù)據(jù)總線電路、轉(zhuǎn)換器、存儲(chǔ)器等大量其他國(guó)產(chǎn)芯片。據(jù)了解，這是中國(guó)衛(wèi)星第一次成體系地批量使用國(guó)產(chǎn)芯片。
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零基礎(chǔ)學(xué)FPGA （二十一）SOPC進(jìn)階，自定義AD轉(zhuǎn)換IP核設(shè)計(jì)全流程

　　今天帶大家來(lái)設(shè)計(jì)一個(gè)自定義的IP核，我們從最基本的做起，包括datasheet 的理解，設(shè)計(jì)的整體框架，AD轉(zhuǎn)換代碼的編寫，仿真，Avalon-MM總線接口的編寫，硬件系統(tǒng)還是基于上次的硬件系統(tǒng)，不過(guò)我們不再用altera給我們提供的IP核了，我們要自己做一個(gè)，有時(shí)候我們找不到他們提供的IP核，或者有些IP核是收費(fèi)的，這個(gè)時(shí)候我們就可以自己來(lái)編寫自己的IP，雖然沒(méi)有官方的那么標(biāo)準(zhǔn)，但是用來(lái)做一些實(shí)驗(yàn)還是沒(méi)什么問(wèn)題的。　　這次實(shí)驗(yàn)我用的是原來(lái)我那塊板子，因?yàn)槟菈K板子上有AD轉(zhuǎn)換芯片，而我們上次搭建的
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FPGA實(shí)戰(zhàn)演練邏輯篇：FPGA與ASIC

　　拋開FPGA不提，大家一定都很熟悉ASIC。所謂ASIC，即專用集成電路(Application Specific Integrated Circuit)的簡(jiǎn)稱，電子產(chǎn)品中，它無(wú)所不在，還真是比FPGA普及得多得多。但是ASIC的功能相對(duì)固定，它是為了專一功能而生，希望對(duì)它進(jìn)行任何的功能和性能的改善往往是無(wú)濟(jì)于事的。打個(gè)淺顯的比喻，如圖1.2所示，如果說(shuō)ASIC是布滿鉛字的印刷品，那么FPGA就是可以自由發(fā)揮的白紙一張。(特權(quán)同學(xué)版權(quán)所有) 　　 ? 　　圖1.2 ASIC和FPG
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燦芯半導(dǎo)體協(xié)同CEVA及中芯國(guó)際共同開發(fā)物聯(lián)網(wǎng)ASIC平臺(tái)

　　國(guó)際領(lǐng)先的ASIC設(shè)計(jì)服務(wù)公司——燦芯半導(dǎo)體(上海)有限公司(以下簡(jiǎn)稱“燦芯半導(dǎo)體”)日前對(duì)外宣布，將與戰(zhàn)略合作伙伴們，包括中芯國(guó)際集成電路制造有限公司(以下簡(jiǎn)稱“中芯國(guó)際”)，共同開發(fā)全系列的IoT芯片平臺(tái)，提供可配置的芯片方案，目標(biāo)是為滿足中國(guó)在云架構(gòu)基礎(chǔ)上的對(duì)無(wú)線智能設(shè)備的龐大需求。　　基于與中芯國(guó)際的緊密戰(zhàn)略合作關(guān)系，燦芯半導(dǎo)體的IoT ASIC平臺(tái)，建立在中芯國(guó)際55nm低漏電(LL)、超低功耗(ULP)兩個(gè)具有嵌
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可穿戴醫(yī)療半導(dǎo)體應(yīng)用方案

　　中國(guó)人口老齡化進(jìn)程正持續(xù)加快中：據(jù)聯(lián)合國(guó)2010年的世界人口展望，2010年中國(guó)60歲以上人口所占百分比為12.3%，預(yù)計(jì)到2030年將增至24.4%，到2050年甚至將達(dá)33.9%。同時(shí)，隨著人們生活水準(zhǔn)的提高，預(yù)期壽命越來(lái)越長(zhǎng)，將會(huì)更加注重醫(yī)療及保健，門診/家中保健將越來(lái)越普遍。而且，人口老齡化或許將催生更高的心臟病、糖尿病、氣喘的發(fā)病率，再加上中國(guó)政府計(jì)畫實(shí)現(xiàn)全民醫(yī)保等等，中國(guó)的醫(yī)療設(shè)備行業(yè)將會(huì)持續(xù)發(fā)展。　　目前中國(guó)醫(yī)療設(shè)備市場(chǎng)分散，且僅由少數(shù)大型醫(yī)療設(shè)備公司如邁瑞、金科威、歐姆龍等主導(dǎo)，市
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電子產(chǎn)品設(shè)計(jì)初期的EMC設(shè)計(jì)考慮

　　隨著產(chǎn)品復(fù)雜性和密集度的提高以及設(shè)計(jì)周期的不斷縮短，在設(shè)計(jì)周期的后期解決電磁兼容性(EMC)問(wèn)題變得越來(lái)越不切合實(shí)際。在較高的頻率下，你通常用來(lái)計(jì)算EMC的經(jīng)驗(yàn)法則不再適用，而且你還可能容易誤用這些經(jīng)驗(yàn)法則。結(jié)果，70% ~ 90%的新設(shè)計(jì)都沒(méi)有通過(guò)第一次EMC測(cè)試，從而使后期重設(shè)計(jì)成本很高，如果制造商延誤產(chǎn)品發(fā)貨日期，損失的銷售費(fèi)用就更大。為了以低得多的成本確定并解決問(wèn)題，設(shè)計(jì)師應(yīng)該考慮在設(shè)計(jì)過(guò)程中及早采用協(xié)作式的、基于概念分析的EMC仿真。　　較高的時(shí)鐘速率會(huì)加大滿足電磁兼容性需求的難度。在千
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迎接可穿戴設(shè)備時(shí)代的設(shè)計(jì)挑戰(zhàn)

　　可穿戴電子設(shè)備對(duì)設(shè)計(jì)工程師提出了前所未有的挑戰(zhàn)—設(shè)計(jì)工程師需要在沒(méi)有專用芯片組或標(biāo)準(zhǔn)化架構(gòu)的情況下創(chuàng)建智能、緊湊和多功能的產(chǎn)品。由于專用芯片組(標(biāo)準(zhǔn)化架構(gòu))的缺失，設(shè)計(jì)工程師需要在可穿戴產(chǎn)品中使用為移動(dòng)和手持應(yīng)用設(shè)計(jì)的器件和互連技術(shù)。　　如何在兩個(gè)不相關(guān)的器件之間實(shí)現(xiàn)數(shù)字與模擬“鴻溝”的橋接是一個(gè)不小的設(shè)計(jì)挑戰(zhàn)，而這對(duì)于有嚴(yán)格空間和功耗限制的可穿戴設(shè)備來(lái)說(shuō)更是難上加難。同時(shí)，發(fā)展迅速的市場(chǎng)要求設(shè)計(jì)工程師緊跟消費(fèi)者不斷變化的需求，快速升級(jí)現(xiàn)有產(chǎn)品的功能并推出全新的
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LEON處理器的開發(fā)應(yīng)用技術(shù)文獻(xiàn)及案例匯總

　　LEON是一款32位RISC處理器，支持SPARC V8指令集，由歐洲航天總局旗下的Gaisler Research開發(fā)、維護(hù)，目的是擺脫歐空局對(duì)美國(guó)航天級(jí)處理器的依賴。LEON的主要產(chǎn)品線包括Leon2、Leon3、Leon4。　　LEON3開源軟核處理器動(dòng)態(tài)圖像邊緣檢測(cè)SoC設(shè)計(jì) 　　本文采用局部熵邊緣檢測(cè)算法，將圖像采集，邊緣檢測(cè)和圖像顯示三個(gè)部分封裝設(shè)計(jì)為IP(Intellectual Property)核，通過(guò)AMBA APB總線嵌入到LEON3的經(jīng)典SoC架構(gòu)中。實(shí)現(xiàn)了多路數(shù)據(jù)并行處
關(guān)鍵字： ASIC SPARC