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EEPW首頁 >> 主題列表 >> 設(shè)計流程

Verilog HDL的歷史及設(shè)計流程

  • Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog － XL 的主要設(shè)計者和 Cadence 公司（ Cadence Design System ）的第一個合伙人。
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ISSP結(jié)構(gòu)化ASIC解決方案淺析

  • 快速硅解決方案平臺(ISSP)是一種結(jié)構(gòu)化ASIC解決方案，該技術(shù)適合于高速ASIC設(shè)計，這是因為ISSP可以解決設(shè)計人員的很多問題：ISSP器件為多達七層金屬化設(shè)計，其中最上兩層可以由客戶定制以符合不同的設(shè)計要求，下面幾層由IP、可測試性設(shè)計(DFT)模塊以及為減少深亞微米(DSM)效應(yīng)和時鐘畸變問題的電路。這些設(shè)計模塊和電路有助于提高測試覆蓋率，并減少可測試性設(shè)計需求，包括SCAN、BIST、BSCAN及TestBus的所有的測試技術(shù)都嵌入在基本陣列中。
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FPGA設(shè)計者需要練好5項基本功

  • 在我看來，成為一名說得過去的FPGA設(shè)計者，需要練好5項基本功：仿真、綜合、時序分析、調(diào)試、驗證。
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淺析FPGA設(shè)計流程及布線資源

  • 1、電路設(shè)計與輸入　　電路設(shè)計與輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。常用的 ...
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解析FPGA設(shè)計流程及其布線資源

  • FPGA/CPLD的設(shè)計流程 1、電路設(shè)計與輸入 電路設(shè)計與輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。常用的設(shè)計方法有硬件描述語言（HDL）和原理圖設(shè)計輸入方法等。原理圖設(shè)計輸入法在早期應(yīng)用得比
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片上系統(tǒng)(SOC)的設(shè)計流程及其集成開發(fā)環(huán)境

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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基于ESL并采用System C和System Verilog的設(shè)計流程

  • 　ESL解決方案的目標(biāo)在于提供讓設(shè)計人員能夠在一種抽象層次上對芯片進行描述和分析的工具和方法，在這種抽象層次上，設(shè)計人員可以對芯片特性進行功能性的描述，而沒有必要求助于硬件（RTL）實現(xiàn)的具體細節(jié)。 當(dāng)今
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集成電路設(shè)計流程詳細分析

  • 集成電路設(shè)計的流程一般先要進行軟硬件劃分，將設(shè)計基本分為兩部分：芯片硬件設(shè)計和軟件協(xié)同設(shè)計。　　芯片硬件設(shè)計包括：　　1.功能設(shè)計階段。　　設(shè)計人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、
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集成電路設(shè)計流程詳解

  • 集成電路設(shè)計的流程一般先要進行軟硬件劃分，將設(shè)計基本分為兩部分：芯片硬件設(shè)計和軟件協(xié)同設(shè)計?！　⌒酒布O(shè)計包括：　　1.功能設(shè)計階段。　　設(shè)計人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、
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智能LED照明系統(tǒng)設(shè)計流程探討

  • 隨著LED 技術(shù)、物聯(lián)網(wǎng)技術(shù)及無線通信技術(shù)的發(fā)展，LED 照明顆粒以其無污染、壽命長、指向性好及便于運輸?shù)葍?yōu)點逐步發(fā)展到商業(yè)化階段。由于我國LED 產(chǎn)業(yè)發(fā)展的不均衡以及部分相關(guān)工程人員LED 專業(yè)知識的欠缺，致使盲目
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增量設(shè)計流程針對需要變更部分進行優(yōu)化

  • 將綜合工具的功能和集成設(shè)計環(huán)境 (IDE) 結(jié)合在一起,提供高效的增量設(shè)計方法,管理工程設(shè)計變更通知 (ECO) 需求,使設(shè)計人員能對原設(shè)計作模塊級變更,即只更改那些需要變更的部分。這種設(shè)計流程大大減少了變更對那些原已
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英特爾Atom大單將至 臺積電提高晶圓產(chǎn)量

  • 　　據(jù)報道，臺積電計劃將他們在臺南科學(xué)園區(qū)的12寸Fab 14晶圓廠的月產(chǎn)量到年底時提高至6000片，2010年再度提高到35000片。 　　Fab 14晶圓廠是臺積電計劃中的處理器代工工廠，臺積電之所以增產(chǎn)Fab 14晶圓廠的月產(chǎn)量，是為了滿足英特爾要求的Atom芯片出貨量。據(jù)悉，臺積電在今年早些時候就將處理器代工廠由Fab 12轉(zhuǎn)到了Fab 14晶圓廠，F(xiàn)ab 14也在購買測試設(shè)備，打算采用40nm工藝生產(chǎn)5000-6000片晶圓。 　　今年三月份，英特爾與臺積電宣布簽訂合作備忘錄，就技術(shù)平臺、基
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通過在FPGA設(shè)計流程引入功率分析改善PCB的可靠性

  • 過去，F(xiàn)PGA設(shè)計人員考慮的是時序和面積使用率。但是，隨著FPGA正越來越多地取代ASSP和ASIC，設(shè)計人員期望開發(fā)功率較低的設(shè)計并提供更加精確的功率估計。最新FPGA分析軟件能提供一種精確和靈活的手段來模擬各種工作環(huán)
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Cadence端到端方案為UPEK整合芯片流程

Tensilica設(shè)計流程支持Cadence Encounter RTL Compiler工具

  • 　　Cadence聯(lián)合Tensilica公司共同宣布，Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開始支持Cadence公司Encounter RTL Compiler進行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶能夠利用Tensilica公司IP核設(shè)計出更小、更快且更低功耗的微處理器產(chǎn)品。 　　作為Cadence OpenChoice IP計劃成員之一，Tensilica結(jié)合Encounter RTL Compiler和其市
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