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EEPW首頁 >> 主題列表 >> 流水線技術(shù)

基于FPGA的Canny算法的硬件加速設(shè)計(jì)

  • 由于Canny算法自身的復(fù)雜性，使得其做邊緣檢測(cè)的處理時(shí)間較長。針對(duì)這個(gè)問題，提出和實(shí)現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計(jì)是以FPGA為硬件基礎(chǔ)，并采用了流水線技術(shù)來對(duì)系統(tǒng)的結(jié)構(gòu)改進(jìn)和優(yōu)化。最后通過對(duì)有加速器和無加速器的系統(tǒng)分別做圖像處理，并對(duì)統(tǒng)計(jì)時(shí)間對(duì)比分析。結(jié)果表明經(jīng)過加速改進(jìn)的系統(tǒng)相對(duì)節(jié)約了處理時(shí)間，并能實(shí)時(shí)高效地處理復(fù)雜圖像的邊緣。
  • 關(guān)鍵字： 流水線技術(shù)  圖像處理  FPGA  

3-DES IP核的VerilogHDL設(shè)計(jì)

  • 首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計(jì)了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個(gè)模塊。
  • 關(guān)鍵字： IP核  流水線技術(shù)  VerilogHDL  DES加/解密  

基于FPGA的FOR循環(huán)并行CRC流水線算法

  • 通過研究通用串行循環(huán)冗余校驗(yàn)(CRC)編碼技術(shù)并在此基礎(chǔ)上,利用等式代換或矩陣變換等方法推導(dǎo)出通用并行CRC編碼電路結(jié)構(gòu)。根據(jù)傳統(tǒng)的并行CRC編碼方法,發(fā)現(xiàn)在高速數(shù)據(jù)傳輸校驗(yàn)中,需要大量的人為計(jì)算量,由于計(jì)算量大,容易產(chǎn)生一些計(jì)算錯(cuò)誤。于是在傳統(tǒng)的串行CRC編碼的思想基礎(chǔ)上,利用FOR循環(huán)語句與流水線技術(shù)相結(jié)合,提出基于FPGA的FOR循環(huán)并行CRC流水線算法。
  • 關(guān)鍵字： 循環(huán)冗余校驗(yàn)  流水線技術(shù)  FPGA  

基于流水線技術(shù)的并行高效FIR濾波器設(shè)計(jì)

  • 摘要：基于流水線技術(shù)，利用FPGA進(jìn)行并行可重復(fù)配置高精度的FIR濾波器設(shè)計(jì)。使用VHDL可以很方便地改變?yōu)V波器的系數(shù)和階數(shù)。在DSP中采用這種FIR濾波器的設(shè)計(jì)方法可以充分發(fā)揮FPGA的優(yōu)勢(shì)。數(shù)字濾波器可以濾除多余的噪聲
  • 關(guān)鍵字： FIR  流水線技術(shù)  并行  濾波器設(shè)計(jì)    

流水線技術(shù)在基于FPGA的DSP運(yùn)算中的應(yīng)用

  • 在數(shù)字信號(hào)處理(DSP)領(lǐng)域，需要處理的數(shù)據(jù)量很大，并且實(shí)時(shí)性要求很高。傳統(tǒng)的DSP設(shè)計(jì)方法主要有采用固定功...
  • 關(guān)鍵字： 流水線技術(shù)  FPGA  DSP  運(yùn)算  

流水線技術(shù)在基于FPGA的DSP運(yùn)算中的應(yīng)用研究

  • 流水線技術(shù)是FPGA設(shè)計(jì)速度優(yōu)化的有效方法之一。通過不同流水線級(jí)數(shù)和不同位寬的加法器和乘法器綜合數(shù)據(jù)的對(duì)比，說明在用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理硬件化運(yùn)算中流水線技術(shù)的有效性和選擇方法。對(duì)流水線應(yīng)用中設(shè)計(jì)方法的選擇、流水線首次延時(shí)和寄存器觸發(fā)時(shí)間、嵌入式存儲(chǔ)器塊的使用、控制流水線和數(shù)據(jù)流水線的劃分等需要注意的關(guān)鍵問題進(jìn)行了簡(jiǎn)要分析。
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流水線技術(shù)介紹

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