多路同步串口的FPGA傳輸實(shí)現(xiàn)
作者：
時(shí)間：2009-05-21
來(lái)源：詹必勝 吳斌方 楊光友 湖北工業(yè)大學(xué)
收藏
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對(duì)面交流
海量資料庫(kù)查詢
信號(hào)抗干擾處理
本文引用地址：http://2s4d.com/article/94602.htm在FPGA和ARM之間的通訊中利用差分信號(hào)傳輸用于消除信號(hào)的干擾。差分對(duì)是指兩條線路總是傳送相反的邏輯電平，差分對(duì)信號(hào)對(duì)外界干擾源產(chǎn)生的噪聲不敏感，例如電路板的干擾噪聲等。
如圖7所示[5]，IN引腳連接一個(gè)信號(hào)源，可以看到，對(duì)a噪聲毛刺不敏感，但是對(duì)于b噪聲毛刺，卻有可能使其誤認(rèn)為一個(gè)脈沖，而這個(gè)可能引起FPGA內(nèi)部的一些不期望的行為，如讀出一個(gè)錯(cuò)誤的值。
圖7 差分降噪處理原理
差分對(duì)中的兩個(gè)信號(hào)總是傳送互補(bǔ)的邏輯值，所以當(dāng)上圖中的IN_P為邏輯1時(shí)，IN_N則為邏輯0，反之亦然。并且布線時(shí)，差分對(duì)的兩條線路布線得非常的近，因此噪聲對(duì)他們的影響都是相同的。接收端只對(duì)兩個(gè)信號(hào)的差異感興趣，若兩個(gè)信號(hào)相同，則對(duì)此不敏感。
評(píng)論