SVPWM信號發(fā)生器的VHDL實現(xiàn)

　　以A相橋臂為例(另外兩相橋臂的控制方法與A相橋臂類似)，狀態(tài)機進程啟動后，基準計數(shù)器開始計時，比較器實時比較計數(shù)器當(dāng)前值和比較器內(nèi)部預(yù)存的時間。計數(shù)器的一個工作周期可以分為三個階段：

　　1)計數(shù)器當(dāng)前值小于輸入時間TIME1_A時．狀態(tài)機處于"00"態(tài)．A相上橋臂輸出為'1'；

　　2)計數(shù)器當(dāng)前值大于等于輸入時間TIME1_A而小于TIME1_A與TIME0_A的和時，狀態(tài)機處于"01"態(tài)，A相上橋臂輸出為'0'；

　　3)計數(shù)器當(dāng)前值大于等于TIME1_A與TIME0_A的和時，狀態(tài)機處于"10"態(tài)，A相上橋臂輸出為'1'。

　　如果狀態(tài)機處于非法狀態(tài)"11"，則圖2中管腳A和NOTA輸出為高阻態(tài)。

　　仿真結(jié)果

　　利用MAX+PLUS II軟件對本設(shè)計的邏輯功能進行仿真驗證，仿真時間為0～120us，時鐘頻率為1MHz。

　　采用EPM3256ATC144-7FPGA芯片進行邏輯編程后，共占用166個邏輯單元，芯片利用率為64%，具有較大的擴展空間。仿真結(jié)果如圖4所示。

　　圖4中輸出信號A和NOTA，B和和NOTB，C和NOTC分別代表橋式電路3組互補開關(guān)的驅(qū)動命令，輸入信號time1_A、time1_B、time1_C和time0_A，time0_B、time0_C分別代表各開關(guān)高低電平狀態(tài)的保持時間。通過仿真波形可以看到，F(xiàn)PGA實現(xiàn)了空間矢量的轉(zhuǎn)換，開關(guān)的狀態(tài)保持時間取決于輸入信號time0_A、time0_B、time0_C和time1_A、time1_B、time1_C，完全實現(xiàn)了時間信號到觸發(fā)信號的轉(zhuǎn)換。而且，A相橋臂有效地抵抗了外界干擾，沒有受到輸入時間信號突變的影響，表明SVPWM信號發(fā)生器具有良好的抗干擾能力。

　　結(jié)語

　　本文用VHDL硬件描述語言設(shè)計了一種由鎖存器陣列和有限狀態(tài)機構(gòu)成的SVPWM信號發(fā)生器，該信號發(fā)生器不僅成功實現(xiàn)了輸入時間信號到SVPWM觸發(fā)信號的轉(zhuǎn)換，而且具有良好的抗干擾能力。此外，其并行處理結(jié)構(gòu)可以保證三相橋臂開關(guān)同時動作，有效地提升了控制系統(tǒng)的整體性能。由于SVPWM信號發(fā)生器是用VHDL硬件描述語言實現(xiàn)的IP核．因而可簡便地應(yīng)用于逆變器控制系統(tǒng)中。