四路視頻輸入處理器SAA7144HL的應(yīng)用

　　l 引言

　　SAA7144HL是4個(gè)單獨(dú)的多標(biāo)準(zhǔn)視頻解碼器的組合，是一個(gè)完全的3.3V CMOS電路和高集成的視頻監(jiān)測應(yīng)用電路?；谛墟i定時(shí)鐘解碼原理的4個(gè)視頻解碼器可以把彩色PAL、SECAM和NTSC信號解碼成兼容彩色分量值的CCIR 601,并可接收來自TV或VTR的共8個(gè)復(fù)合電視廣播信號源的模擬輸入。SAA7144HL集成的高性能多標(biāo)準(zhǔn)數(shù)據(jù)雙向限幅器支持多VBI數(shù)據(jù)標(biāo)準(zhǔn)。

　　2 SAA7144HL的組成

　　SAA7144HL的功能方框如圖1所示。四個(gè)視頻解碼器(A,B，C，D)中的任意一個(gè)都包含一個(gè)對于兩路復(fù)合電視廣播信號(CVBS)源的源選擇模擬處理電路、抗混疊濾波器、模數(shù)轉(zhuǎn)換器(ADC)、自動(dòng)箝位和增SECAM和NTSC)、亮度對比度飽和度控制電路、多標(biāo)準(zhǔn)雙向限幅器和一個(gè)27 MHz VBI數(shù)據(jù)旁路。

　　SAA7144HL的4個(gè)解碼器通過I2C總線控制，2個(gè)解碼器共用一個(gè)總線接口，全部讀取反饋性能由外部控制，比特率可達(dá)400 kbit/s。所有解碼器共用的所有標(biāo)準(zhǔn)只需要一個(gè)24.576 MHz石英晶體。解碼器可以自動(dòng)檢測50Hz和60Hz的場頻率，并自動(dòng)在PAL和NTSC標(biāo)準(zhǔn)間轉(zhuǎn)換。3.3V CMOS設(shè)備具有5 V的數(shù)字輸入和I/O端口。SAA7144HL采用LQFPl28小型封裝。

　　3 SAA7144HL的典型應(yīng)用設(shè)計(jì)

　　3.1 模擬控制電路

　　抗混疊干擾濾波器通過濾波控制電路與線鎖時(shí)鐘頻率相適應(yīng)。其特征曲線如圖2所示，在垂直消隱階段沒有增益和箝位控制功能。

　　3.2 箝位電路

　　箝位電路控制模擬輸入信號的正確箝位，耦合電容器也用于存儲和濾波箝位電壓。內(nèi)部數(shù)字箝位比較器用來產(chǎn)生與上箝位或下箝位相關(guān)聯(lián)的信息。雙ADC通道的箝位級由亮度(120)和色度(256)確定。通常使用的箝位時(shí)間由視頻HCL脈沖后沿設(shè)置。

　　3.3 增益控制電路

　　增益控制電路通過I2C總線接收模擬放大器的靜態(tài)增益級或通過作為模擬輸入控制(AICO)一部分的AGC自動(dòng)控制該放大器。

　　亮度自動(dòng)增益控制把CVBS信號放大到需要的信號幅度，與ADC輸入電壓范圍相匹配。AGC的有效時(shí)間與視頻信號底部同步。

　　3.4 時(shí)鐘發(fā)生電路

　　內(nèi)部的CGC產(chǎn)生視頻輸入處理器需要的全部時(shí)鐘信號。內(nèi)部信號LFCO是一個(gè)數(shù)模轉(zhuǎn)換信號，由水平鎖相環(huán)(PLL)提供，它是行頻的倍數(shù)：

　　6.75 MHz="429xfH"(50Hz)，或6.75 MHz="432xfH"(60Hz)

　　LFCO信號乘以內(nèi)部鎖相環(huán)電路的2和4倍頻因子獲得輸出時(shí)鐘信號，PLL電路包括相位檢測器、環(huán)路濾波、壓控振蕩器(VCO)和分頻器。矩形輸出時(shí)鐘有50%的占空比。時(shí)鐘頻率如表l所示，時(shí)鐘發(fā)生電路框圖如圖3所示。

　　3.5 多標(biāo)準(zhǔn)VBI雙向限幅電路

　　多標(biāo)準(zhǔn)數(shù)據(jù)雙向限幅器是一個(gè)VBI(Vertical Blanking Interval)和FF(Full Field)視頻數(shù)據(jù)采集模塊。與軟件模塊相結(jié)合，限幅器可以采集幾乎所有現(xiàn)存格式的廣播VBI和FF數(shù)據(jù)。

　　與VBI數(shù)據(jù)限幅器相匹配的實(shí)現(xiàn)和程序設(shè)計(jì)模型嵌入在多媒體視頻數(shù)據(jù)采集電路SAA5384中。該電路可在時(shí)鐘運(yùn)行周期中恢復(fù)當(dāng)前時(shí)鐘相位，把數(shù)據(jù)位數(shù)限制在選定的數(shù)據(jù)率上，并把它們組成字節(jié)。時(shí)鐘頻率、信號源、場頻率和容許的誤差數(shù)必須通過子地址40H，比特位7~4的I2C總線規(guī)定。每一個(gè)VBI行可選擇多個(gè)標(biāo)準(zhǔn)，設(shè)計(jì)的理想標(biāo)準(zhǔn)是通過I2C總線的41H~57H子地址(LCR2[7：0]到LCR24[7：0])。為了調(diào)節(jié)限幅器對信號源的處理，通過I2C總線的5BH(位2~0)，59H(HOFF10~HOFF0)和5BH(位4)，5AH(VOFF8～VOFFO)子地址完成水平和垂直方向的偏移補(bǔ)償。

　　VBI數(shù)據(jù)解碼的格式化操作在VPO總線輸出接口內(nèi)完成。

　　3.6 未處理VBI數(shù)據(jù)旁路

　　對于一個(gè)27 MHz未處理VBI數(shù)據(jù)旁路,數(shù)字化CVBS信號經(jīng)過模數(shù)轉(zhuǎn)換后上抽樣。上抽樣后的CVBS頻率成分通過插值濾波器獲得。

　　SAA7144HL的典型應(yīng)用設(shè)計(jì)框圖如圖4所示。