基于FPGA的SOC系統(tǒng)中的串口設(shè)計

　　1　概述

　　在基于FPGA的SOC設(shè)計中,常使用串口作為通信接口,但直接用FPGA進行串口通信數(shù)據(jù)的處理是比較繁雜的,特別是直接使用FPGA進行串口通信的協(xié)議的解釋和數(shù)據(jù)打包等處理,將會消耗大量的FPGA硬件資源。

　　為簡化設(shè)計,降低硬件資源開銷,可以在FPGA中利用IP核實現(xiàn)的嵌入式微處理器來對串口數(shù)據(jù)進行處理。

　　本文中的設(shè)計采用了XILINX的FPGA,可選用的嵌入式微處理器IP核種類繁多,但基于對硬件資源開銷最少的考慮,最終選用了Picoblaze。

　　嵌入式微處理器PicoBlaze適用于Spartan-II/E、CoolRunner-II和Virtex系列FPGA,運行速度可達到40MIPS以上,提供49個不同的指令,16個寄存器,256個地址端口,1個可屏蔽的中斷。其性能超過了傳統(tǒng)的8bit微處理器。嵌入式微處理器Picoblaze的功能、原理見參考文獻[1]。

　　Picoblaze使用靈活,但其缺點是可尋址的存儲空間非常有限,因此為滿足實際需要本文同時也提出了使用片外SDRAM器件對其存儲能力進行擴展的設(shè)計方法。

　　2　串口收發(fā)接口設(shè)計

　　2.1串口收發(fā)接口硬件設(shè)計

　　嵌入式微處理器PicoBlaze本身并不具備串行接口,因此必須在FPGA中設(shè)計串口接收和發(fā)送模塊并通過總線結(jié)構(gòu)與Picoblaze連接。

　　串口接收和發(fā)送模塊的設(shè)計可采用成熟的IP核。實際設(shè)計中采用了XLINX的串口收發(fā)IP核,其特點是串口波特率,符號規(guī)則都可以靈活地定制,同時具有16字節(jié)的接收FIFO和16字節(jié)的發(fā)送FIFO。串口收發(fā)IP核的功能、原理見參考文獻[2]。

　　使用Picoblaze和串口收發(fā)IP核構(gòu)成的串口收發(fā)系統(tǒng)結(jié)構(gòu)見圖1。

　　在設(shè)計中,發(fā)送模塊、接收模塊和標志寄存器分別有不同的地址,Picoblaze通過地址端口對串口收發(fā)模塊進行訪問。設(shè)計中的標志寄存器,可用于指示發(fā)送模塊和接收模塊中FIFO的狀態(tài),Picoblaze通過查詢標志寄存器來完成對串口數(shù)據(jù)的收發(fā)控制。

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　　2.2串口收發(fā)接口軟件設(shè)計

　　串口發(fā)送、接收子程序

　　Picoblaze通過對標志寄存器的查詢,根據(jù)FIFO的狀態(tài)進行操作。串口發(fā)送和接收子程序流程見圖2。

　　Picoblaze的編程,類似于匯編語言。

　　串口發(fā)送子程序代碼如下:

　　(1)串口接收子程序

　　receive:

　　INPUT s0,uartrxflag　;查詢接收FIFO是否非空

　　AND s0,01

　　AND s0,s0

　　JUMP Z,receive　;若FIFO為空時繼續(xù)查詢

　　INPUT rxdata,uartrx　;若FIFO非空時讀取數(shù)據(jù)

　　RETURN

　　(2)串口接收子程序

　　translate:

　　INPUT s0,uarttxflag　;查詢發(fā)送FIFO是否為空

　　AND s0,01

　　AND s0,s0

　　JUMP NZ,translate　;若發(fā)送FIFO非空時繼續(xù)查詢

　　OUTPUTtxdata,uarttx　;若發(fā)送FIFO為空時寫入數(shù)據(jù)

　　RETURN

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　　協(xié)議處理子程序

　　本文應(yīng)用中的串口通信,采用應(yīng)答機制,數(shù)據(jù)具有一定的幀結(jié)構(gòu),Picoblaze需要對命令幀進行拆包處理,并根據(jù)幀的內(nèi)容進行相應(yīng)的操作,然后發(fā)送響應(yīng)幀。

　　表1　通信數(shù)據(jù)的命令幀結(jié)構(gòu)

　　表2　通信數(shù)據(jù)的響應(yīng)幀結(jié)構(gòu)

　　根據(jù)幀格式,Picoblaze對串口數(shù)據(jù)的處理流程見圖3。

　　以上的Picoblaze程序流程所處理的數(shù)據(jù)幀結(jié)構(gòu)是較為簡單的,當需要處理復(fù)雜的通信協(xié)議時可以考慮采用多個Picoblaze并行處理。

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　　3　存儲器接口設(shè)計

　　Picoblaze的優(yōu)點是資源占用少,使用靈活,但可尋址的地址空間最多為256字節(jié),無法滿足對大量通信數(shù)據(jù)進行存儲的需要。因此本文中采用了SDRAM器件來對Picoblaze的存儲能力進行擴展。

　　SDRAM器件的管腳分為控制信號、地址和數(shù)據(jù)三類。通常一個SDRAM中包含幾個BANK,每個BANK的存儲單元是按行和列尋址的。SDRAM的具體特性見參考文獻[3]。

　　SDRAM在使用時需要專用的控制器來產(chǎn)生滿足SDRAM所需的信號。FPGA中SDRAM控制器也有多種IP核可以選用。出于對設(shè)計通用性的考慮,本文中采用了一款A(yù)ltera提供的SDRAM控制器IP核,并增加了必要的設(shè)計以滿足與Picoblaze的接口要求。SDRAM控制器IP核的功能、原理見參考文獻[4]。

　　對Picoblaze與SDRAM控制器的接口設(shè)計有以下幾個出發(fā)點:

　　總線匹配

　　Picoblaze為8位處理器,數(shù)據(jù)線僅8bit,而SDRAM控制器總線寬度與SDRAM相同,可以為8、16或32bit。因此對于SDRAM控制器的數(shù)據(jù)Picoblaze必須以字節(jié)為單位進行處理。

　　地址控制

　　Picoblaze地址線僅8位,無法直接對SDRAM進行尋址。因此Picoblaze對SDRAM的尋址可借鑒先入先出存儲器FIFO的設(shè)計,即設(shè)計專門的地址計數(shù)器,通過地址計數(shù)器實現(xiàn)對SDRAM的尋址。

　　時序匹配

　　Picoblaze的運行速度不超過40MHz,而SDRAM的工作速度通常大于100MHz。因此為了滿足SDRAM的時序要求,要增加必要的緩沖機制。

　　3.1存儲器接口硬件設(shè)計

　　Picoblaze與SDRAM存儲器接口的硬件原理框圖見圖4。

　　控制狀態(tài)機控制的地址計數(shù)器為SDRAM控制器提供地址,同時控制狀態(tài)機還控制輸入數(shù)據(jù)緩沖區(qū)和輸出數(shù)據(jù)緩沖區(qū),并且根據(jù)Picoblaze的地址端口數(shù)據(jù)和讀/寫使能信號產(chǎn)生SDRAM控制器的命令字。

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　　(1)SDRAM初始化

　　每次加電或復(fù)位后控制狀

　　態(tài)機執(zhí)行對SDRAM控制器的初始化操作,設(shè)置SDRAM的時間參數(shù)和刷新周期等。

　　(2)數(shù)據(jù)寫入SDRAM

　　輸出數(shù)據(jù)緩沖區(qū)由16