基于DSP的PCI高速測(cè)控系統(tǒng)結(jié)構(gòu)的研究

隨著數(shù)字信號(hào)處理芯片性?xún)r(jià)比的不斷提高，數(shù)字信號(hào)處理的應(yīng)用領(lǐng)域飛速發(fā)展，同時(shí)Pentium高速CPU的出現(xiàn)，要求有極高的數(shù)據(jù)通量予以支持，而低速的ISA總線(xiàn)在解決這些問(wèn)題方面逐漸無(wú)能為力，取而代之的是高速的PCI總線(xiàn)。PCI總線(xiàn)可將高速外圍設(shè)備直接掛在CPU總線(xiàn)上，33MHz／32位時(shí)數(shù)據(jù)傳輸速率可達(dá)132MB／s，66MHz／64位時(shí)更是性能加倍，打破了數(shù)據(jù)傳輸速率的瓶頸，使得CPU的性能得到充分發(fā)揮。如果采用美國(guó)TI公司生產(chǎn)的高速高性能數(shù)字信號(hào)處理器DSP取代原來(lái)的單片機(jī)作為板載CPU，可以充分利用PCI總線(xiàn)的優(yōu)點(diǎn)直接將采集的數(shù)據(jù)傳到微機(jī)內(nèi)存，有效地解決了數(shù)據(jù)的實(shí)時(shí)傳輸和存儲(chǔ)問(wèn)題。

測(cè)控系統(tǒng)的硬件組成

系統(tǒng)基本硬件結(jié)構(gòu)如圖1所示。整個(gè)高速測(cè)控系統(tǒng)主要由信號(hào)調(diào)理電路、DSP模塊、FIFC)存儲(chǔ)器、CPLD控制電路、PC19054接口芯片等組成。系統(tǒng)采用主從結(jié)構(gòu)，PC機(jī)作為上位機(jī)，用于完成對(duì)系統(tǒng)的控制(如AD轉(zhuǎn)換的開(kāi)始、DSP復(fù)位、中斷響應(yīng)、數(shù)據(jù)接收與處理等)。DSP作為下位機(jī)，用于完成數(shù)據(jù)的采集與處理、PWM波以及其他外圍信號(hào)的控制等。

DSP測(cè) 控模塊介紹

系統(tǒng)采用的DSP芯片為T(mén)I公司的TMS320LF2407。電路設(shè)計(jì)時(shí)，利用的DSP內(nèi)部的16通道A/D轉(zhuǎn)換實(shí)現(xiàn)數(shù)據(jù)采集，DSP與FIFO的電路接口電壓都為3.3V，可實(shí)現(xiàn)無(wú)縫連接，DSP的數(shù)據(jù)總線(xiàn)直接與FIFO的數(shù)據(jù)輸入端口相連，DSP與FIFO的時(shí)鐘頻率應(yīng)設(shè)為相同。這樣，無(wú)需插入等待周期，控制信號(hào)經(jīng)CPLD直接轉(zhuǎn)換為FIFO的讀寫(xiě)信號(hào)，實(shí)現(xiàn)數(shù)據(jù)的高速存儲(chǔ)。

先進(jìn)先出存儲(chǔ)器

在DMA傳輸方式下，由于PCI9054內(nèi)部的FIFO只有32級(jí)深度，實(shí)時(shí)傳送高速數(shù)據(jù)時(shí)，PCI9054內(nèi)部的FIFO會(huì)很快存滿(mǎn)，而DSP內(nèi)的數(shù)據(jù)仍會(huì)源源不斷的傳送過(guò)來(lái)，易造成數(shù)據(jù)的丟失，因此必須要擴(kuò)展外部FIFO。

本系統(tǒng)采用I D T公司高速CMOS同步FIFO芯片IDT72V3660，它的容量為4096