利用Altera增強型配置片實現(xiàn)FPGA動態(tài)配置

1. 引言

在當今復雜數字電路設計中，大多采用以"嵌入式微控制器+FPGA"為核心的體系結構此體系結構中FPGA配置效率和靈活性的差異影響了產品的開周期和產品升級的易施性。傳統(tǒng)的FPGA配置方案(例如調試階段的專用下載電纜方式。成品階段的專用配置片方式)在成本、效率、靈活性方面都存在著明顯不足。針對這樣的實際問題，基于嵌入式微控制器與FPGA廣泛共存于復雜數字系統(tǒng)的背景，借鑒軟件無線電"一機多能"的思想，提出了一種對現(xiàn)有傳統(tǒng)FPGA配置方案硬件電路稍做調整并增加部分軟件功能。即可實現(xiàn)FPGA動態(tài)配置的方案。本文將在介紹Altera公司Stratix系列FPGA配置模式、FPGA配置流程、增強型配置片內部工作原理的基礎上給出利用EPCI6實現(xiàn)FPGA動態(tài)配置的方案。并給出軟硬件接口電路。

2 FPGA配置方式

可編程器件的配置方式分為主動配置和被動配置兩類。主動配置由可編程器件引導配置過程，被動配置則由外部處理器控制配置過程。 根據配置數據線數，器件配置可分為并行配置和串行配置兩類。串行配置以Bit(比特)為單位將配置數據載人可編程器件：而并行配置一般以Byte(

表1列舉了Altera公司常用FPGA(Stratix、Cyclone、APEXⅡ、APEX20K、Mercury、ACE XK、FLEXlOK和FLEX6000)的配置方式。

3 FPGA配置流程

FPGA的配置數據存儲在內部SRAM單元中。由于SRAM掉電后配置數據會丟失，因此每次上電時必須重新將配置數據寫入SRAM中。這個過程稱為FPGA的配置。FPGA配置過程如圖1所示。表2為Stratix配置引腳定義。

(1) 上電

上電過程中FPGA內部狀態(tài)機被復位，nSTA-TUS和CONF_DONE引腳由FPGA置為低電平，所有I/O引腳為三態(tài)且FPGA內部配置寄存器被清空。

(2) 復位

當nCONFIG或nSTATUS引腳為低電平時，F(xiàn)PGA進入復位狀態(tài)。在此狀態(tài)下，F(xiàn)PGA采樣MSEL引腳的電平值，以確定采用的配置方式。同時nSTATUS和CONF_DONE引腳被拉低，所有I/O引腳三態(tài)并且FPGA內部配置寄存器被清空。

(3) 配置

當nCONFIG為高電平，nSTATUS被FPGA釋放并由外部上拉電阻拉為高電平后進入配置狀態(tài)。此狀態(tài)下配置數據在DCLK時鐘的上升沿載入FP-GA。若正確接收所有配置數據(CRC校驗無誤)。FPGA釋放CONF_DONE引腳且當其被外部上拉電阻拉高后進入初始化狀態(tài)。

(4) 初始化

此狀態(tài)下FPGA內部邏輯和寄存器被初始化：使能I/0緩沖，釋放INIT_DONE引腳(可選)。

(5) 用戶模式

在此狀態(tài)下FPGA開始執(zhí)行用戶程序。

4增強型配置片工作原理

Ahera公司增強型配置片支持在一塊配置片上進行多塊高密度PLD(Programmable Logic De-vice)配置。配置片主要由兩大核心模塊構成一控制器和Flash存儲器。存儲空間除用于存儲配置數據外，未使用的部分可用于微處理器或PLD的外部存儲器。下面將分別闡述增強型配置片的核心模塊。

4.1增強型配置片控制單元

控制單元由以下子模塊構成：

(1) 上電復位電路(POR)

在電源電壓未達到需要的穩(wěn)定電壓時此模塊將使配置片處于復位狀態(tài)。有兩種上電復位時間可選，100 mS,和2 mS,。配置片PORSEL引腳決定復位時間長短。此引腳為低電平時復位時間為100 ms，反之為2 ms。

(2) 內部振蕩器(IOSC)

內部振蕩器有四種模式(四個不同頻率)，可通過編譯FPGA代碼在OuatrusⅡ軟件中選擇。
      
(3) 時鐘分頻單元(CDU)

時鐘分頻單元對內部振蕩器產生的時鐘或外部輸入時鐘進行分頻，得到配置片內部系統(tǒng)時鐘SYSCLK和外部數據輸出時鐘DCLK。其內部有兩個分頻器，一個分頻器的分頻系數為N，產生DCLK信號；另一個分頻器的分頻系數為M，產生SYSCLK信號。其內部結構如圖2所示。

上電后配置片默認采用內部振蕩器中A模式，振蕩頻率為8 MHzo其中，一個分頻器分頻系數為1。另一個分頻器分頻系數為2。

（4)壓縮引擎(PCU)

增強型配置片支持數據壓縮。數據壓縮由QuatrusⅡ軟件實現(xiàn)，解壓由壓縮引擎實現(xiàn)。壓縮后的數據存儲在內部Flash中。配置過程中壓縮引擎解壓從Flash讀出的數據。這一特性極大地增強了配置片的有效使用空間。以EPCI6為例，通過數據壓縮可存儲30 Mbit數據。

（5） PLD配置單元

PLD配置單元負責傳輸解壓后的數據到PLD。它支持四種并行配置模式，即可將解壓數據按1比特、2比特、4比特或8比特輸出。根據預先配置的配置模式，PLD配置單元將數據移位輸出到有效數據引腳上。無用的數據引腳輸出低電平。

(6) JTAG接口單元(JIU)

由于本文未采用JTAG實現(xiàn)FPGA動態(tài)配置，故此單元不做詳細介紹。

4.2 Flash存儲器

不同配置片內部Flash容量不同。EPCI6有16Mbit容量，而EPC8、EPC4分別只有8 Mbit、4 Mbit，。Flash存儲器分成三個塊存儲區(qū)，分別為啟動塊、參數塊和配置數據塊存儲區(qū)。每個塊存儲區(qū)都有自己獨立的保護機制并能單獨進行擦除。下面將分別闡述各個塊的功能。

(1) 啟動塊

以EPC16為例，啟動塊大小為16 KB，可用它替代微處理器專用PROM，也可用于存儲其他系統(tǒng)的數據。啟動塊的保護機制由配置片RP引腳、WR引腳和塊鎖存位共同確定。

（2)參數塊

參數塊用來存儲少量而需頻繁更新的參數。EPCI6有6個參數塊，每塊為8 KB。參數塊的保護機制是由配置

（3） 配置數據塊

EPC片內Flash上除啟動塊和參數塊之外的空間均為配置塊存儲區(qū)?？捎糜诖鎯ε渲脭祿妥鳛橛脩舻拇鎯臻g。EPC16有31塊64 KB的配置塊。和參數塊一樣，配置塊的保護機制也由配置片RP引腳和塊鎖存位共同確定。

4.2.1 Flash內存映射

EPCI6的內存映射分為兩部分：配置控制器存儲空間和用戶存儲空間。配置摔制器存儲空間由控制器功能選擇比特和8頁配置數據組成。其起始地址是08000h (在64 KB的啟動塊／參數塊后)。08000h～0801Fh地址范圍是保留的控制器功能選擇比特空間。圖3是EPCI6內部Flash的存儲空間映射。

4.2.2頁模式選擇

頁模式選擇功能使配置片最多可存儲8頁不同的PLD配置數據，并由用戶選擇頁號配置不同的PLD。頁模式選擇需要由軟件和硬件配合實現(xiàn)。硬件上通過設定配置片PGM[2：0]引腳(PGM[2]是最高位)電平決定頁號。同時在用QuatrusⅡ編譯程序時修改編譯文件的屬性為所選擇頁號。第0頁是默認的配置頁。

4.2.3配置片工作模式

配置片有兩種工作模式：正常模式和編程模式。

（1） 正常模式

正常模式是使用配置片內Flash中的壓縮數據實現(xiàn)PLD配置。整個過程包括從Flash讀出數據、數據解壓和傳輸數據到PLD。

上電時，上電復位電路(POR)產生所有復位信號。該電路用10 MHz內部默認時鐘復位配置片內控制單元。在開始配置前，配置片采樣PGM[2：0]引腳上的電平值以確定從Flash的配置塊內讀取配置數據的頁號?？刂茊卧鶕﨔lash中的選擇比特值重新配置系統(tǒng)內部時鐘。此后開始從配置塊內讀出壓縮數據。當配置片的OE引腳變?yōu)楦唠娖綍r，壓縮引擎(PCU)輸出DCLK時鐘，開始傳輸配置數據到PLD。

當所選配置塊內的最后一個比特從Flash讀出后，配置片內部頁計數器溢出，壓縮引擎停止讀Flash數據。若PLD正確接收所有配置數據(PLD拉高nCONF_DONE引腳)，nCS引腳將被拉高，說明一次成功配置過程結束。若未正確接收數據(PLD拉低nCONF_DONE引腳)，上電復位電路拉低OE引腳并重新配置。配置結束，壓縮引擎(PCU)停止輸出DCLK時鐘。

(2) 編程模式

當用JTAG通過配置片內JTAG接口單元進行配置PLD時，配置片處于編程模式。由于本文采用正常模式，故不詳細闡述。

5接口電路設計與實現(xiàn)

圖4、圖5所示分別為筆者參與的某項目中與動態(tài)配置相關部分的框圖和電路圖。

如圖4所示，為避免對傳統(tǒng)配置電路做較大改動。本動態(tài)配置方案未采用由：DSP直接動態(tài)配置FPGA的方式，而是將配置時序由配置片承擔。在FPGA處于用戶模式時。若配置片nCONFIG引腳為低電平，將會觸發(fā)FPGA重新進行一次配置。從而實現(xiàn)動態(tài)配置。

具體過程為：

(1)在FPGA處于用戶模式時，配置片內Flash處于可讀寫狀態(tài)。DSP將需要更新的代碼在此模式下寫入Flash相應的配置數據塊內。

(2)在FPGA內設置一個1比特位寬配置寄存器。DSP寫入配置命令，當其值為1時。EPC_jTAG_nlNIT(FPGA的一個I/0)引腳配置O。由于此引腳連接FPGA的nCONFIG引腳，故FPGA將由用戶模式進人復位狀態(tài)，nSTATUS引腳輸出低電平從而使配置片復位。復位結束后將開始啟動一次新的配置。