Altera FPGA、CPLD 學(xué)習(xí)筆記

1.硬件設(shè)計(jì)基本原則

1)        速度與面積平衡和互換原則：一個(gè)設(shè)計(jì)如果時(shí)序余量較大，所能跑的頻率遠(yuǎn)高于設(shè)計(jì)要求，能可以通過模塊復(fù)用來(lái)減少整個(gè)設(shè)計(jì)消耗的芯片面積，這就是用速度優(yōu)勢(shì)換面積的節(jié)約；反之，如果一個(gè)設(shè)計(jì)的時(shí)序要求很高，普通方法達(dá)不到設(shè)計(jì)頻率，那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個(gè)操作模塊，對(duì)整個(gè)設(shè)計(jì)采用 “乒乓操作”和“串并轉(zhuǎn)換”的思想進(jìn)行處理，在芯片輸出模塊處再對(duì)數(shù)據(jù)進(jìn)行“并串轉(zhuǎn)換”。從而實(shí)現(xiàn)了用面積復(fù)制換取速度的提高。

2)        硬件原則： 理解HDL本質(zhì)

3)        系統(tǒng)原則： 整體把握

4)        同步設(shè)計(jì)原則：設(shè)計(jì)時(shí)序穩(wěn)定的基本原則

2.Verilog作為一種HDL語(yǔ)言，對(duì)系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級(jí)（system）、算法級(jí)（Algorithm）、寄存器傳輸級(jí)（RTL）、邏輯級(jí)（Logic）、門級(jí)（Gate）、電路開關(guān)級(jí)（Switch）。

3.實(shí)際工作中，除了描述仿真測(cè)試激勵(lì)（Testbench）時(shí)使用for循環(huán)語(yǔ)句外，極少在RTL級(jí)編碼中使用for循環(huán)，這是因?yàn)閒or循環(huán)會(huì)被綜合器展開為所有變量情況的執(zhí)行語(yǔ)句，每個(gè)變量獨(dú)立占用寄存器資源，不能有效的復(fù)用硬件邏輯資源，造成巨大的浪費(fèi)。一般常用Case代替。

4.If…else…和case在嵌套描述時(shí)是有很大區(qū)別的，If…else…是有優(yōu)先級(jí)的，一般來(lái)說(shuō)，第一個(gè)If的優(yōu)先級(jí)最高，最后一個(gè)else的優(yōu)先級(jí)最低。而case語(yǔ)句是平行語(yǔ)句，它是沒有優(yōu)先級(jí)的，而建立優(yōu)先級(jí)結(jié)構(gòu)需要耗費(fèi)大量的邏輯資源，所以能用case的地方就不要用if…else…語(yǔ)句。補(bǔ)充：1.也可以用if….; if…; if…;描述不帶優(yōu)先級(jí)的“平行”語(yǔ)句。

5.FPGA一般觸發(fā)器資源比較豐富，而CPLD組合邏輯資源更豐富。

6. FPGA和CPLD的組成

       FPGA基本有可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成。

       CPLD的結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊組成。

7.Block RAM:

       3種塊RAM結(jié)構(gòu)，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM(64Kbit).

              M512 RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；

              M4K RAM: 適用于一般的需求

       M-RAM: 適合做大塊數(shù)據(jù)的緩沖區(qū)。

Xlinx 和 Lattice FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲(chǔ)結(jié)構(gòu)，這種技術(shù)被稱為分布式RAM。

8.善用芯片內(nèi)部的PLL或DLL資源完成時(shí)鐘的分頻、倍頻率、移相等操作，不僅簡(jiǎn)化了設(shè)計(jì)，并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性。

9.異步電路和同步時(shí)序電路的區(qū)別

異步電路:

電路核心邏輯有用組合電路實(shí)現(xiàn)
       異步時(shí)序電路的最大缺點(diǎn)是容易產(chǎn)生毛刺。
       不利于器件移植
       不利于靜態(tài)時(shí)序分析（STA）、驗(yàn)證設(shè)計(jì)時(shí)序性能。
同步時(shí)序電路:

       電路核心邏輯是用各種觸發(fā)器實(shí)現(xiàn)

       電路主要信號(hào)、輸出信號(hào)等都是在某個(gè)時(shí)鐘沿驅(qū)動(dòng)觸發(fā)器產(chǎn)生的

       同步時(shí)序電路可以很好的避免毛刺

       利于器件移植

利于靜態(tài)時(shí)序分析（STA）、驗(yàn)證設(shè)計(jì)時(shí)序性能。

10.同步設(shè)計(jì)中，穩(wěn)定可靠的數(shù)據(jù)采樣必須遵從以下兩個(gè)基本原則：

1)        在有效時(shí)鐘沿到達(dá)前，數(shù)據(jù)輸入至少已經(jīng)穩(wěn)定了采樣寄存器的Setup時(shí)間之久，這條原則簡(jiǎn)稱滿足Setup時(shí)間原則；

2)        在有效時(shí)鐘沿到達(dá)后，數(shù)據(jù)輸入至少還將穩(wěn)定保持采樣寄存器的Hold時(shí)鐘之舊，這條原則簡(jiǎn)稱滿足Hold時(shí)間原則。

11.同步時(shí)序設(shè)計(jì)注意事項(xiàng)：

異步時(shí)鐘域的數(shù)據(jù)轉(zhuǎn)換。

組合邏輯電路的設(shè)計(jì)方法。

同步時(shí)序電路的時(shí)鐘設(shè)計(jì)。

同步時(shí)序電路的延遲。同步時(shí)序電路的延遲最常用的設(shè)計(jì)方法是用分頻或者倍頻的時(shí)鐘或者同步計(jì)數(shù)器完成所需的延遲，對(duì)比較大的和特殊定時(shí)要求的延時(shí)，一般用高速時(shí)鐘產(chǎn)生一個(gè)計(jì)數(shù)器，根據(jù)計(jì)數(shù)產(chǎn)生延遲；對(duì)于比較小的延遲，可以用D觸發(fā)器打一下，這樣不僅可以使信號(hào)延時(shí)了一個(gè)時(shí)鐘周期，而且完成了信號(hào)與時(shí)鐘的初次同步。在輸入信號(hào)采樣和增加時(shí)序約束余量中使用。另外，還有用行為級(jí)方法描述延遲，如“#5 a<=4’0101;”這種常用于仿真測(cè)試激勵(lì)，但是在電路綜合時(shí)會(huì)被忽略，并不能起到延遲作用。

Verilog 定義的reg型，不一定綜合成寄存器。在Verilog代碼中最常用的兩種數(shù)據(jù)類型是wire和reg型，一般來(lái)說(shuō)，wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實(shí)現(xiàn)，而reg型指定的數(shù)據(jù)不一定就是用寄存器實(shí)現(xiàn)，如下例就是個(gè)純組合邏輯設(shè)計(jì)，綜合與實(shí)現(xiàn)結(jié)果沒有使用FF。

module Reg_c( Reset,cs,Din,Dout,Addr)

       input  Reset;

       input  cs;

       input  [7:1]  Din;

       input  [1:0]   Addr;

output  [1:0]  Dout;

       reg [1:0]      Dout

       always @(Reset or cs or Addr or Din)

        if(Reset)

             Dout = 0;

        else if(!cs)

             begin

             case(Addr)

                    2'b00: Dout = Addr[1:0];

                    2'b01: Dout = Addr[3:2];

                    2'b10: Dout = Addr[5:4]

                    default: Dout = Addr[7:6]

             endcase

              end

       else

              Dout = 2'bzz;

       Endmodule

12.常用設(shè)計(jì)思想與技巧

       乒乓操作（P27）

       串并轉(zhuǎn)換

       流水線操作

異步時(shí)鐘域數(shù)據(jù)同步。是指如何在兩個(gè)時(shí)鐘不同步的數(shù)據(jù)域之間可靠地進(jìn)行數(shù)據(jù)交換的問題。數(shù)據(jù)時(shí)鐘域不同步主要有兩種情況：

兩個(gè)域的時(shí)鐘頻率相同，但是相差不固定，或者相差固定但是不可測(cè)，簡(jiǎn)稱為同頻異相問題。

兩個(gè)時(shí)鐘頻率根本不同，簡(jiǎn)稱異頻問題。

13.兩種不推薦的異步時(shí)鐘域操作方法：

一種是通過增加Buffer或者其他門延時(shí)來(lái)調(diào)整采樣；

另一種是盲目使用時(shí)鐘正負(fù)沿調(diào)整數(shù)據(jù)采樣。

14.異步始終域數(shù)據(jù)同步常用方法：

(1).同頻異相問題

解決

P31

15.模塊劃分基本原則：

1)        對(duì)每個(gè)同步時(shí)序設(shè)計(jì)的子模塊的輸出使用寄存器（用寄存器分割同步時(shí)序模塊原則）。

2)        將相關(guān)邏輯和可以復(fù)用的邏輯劃分在同一模塊內(nèi)（呼應(yīng)系統(tǒng)原則）。

3)        將不同優(yōu)化目標(biāo)的邏輯分開。

4)        將送約束的邏輯歸到同一模塊。

5)        將存儲(chǔ)邏輯獨(dú)立劃分成模塊。

6)        合適的模塊規(guī)模。

16.組合邏輯的注意事項(xiàng)

1.避免組合邏輯反饋環(huán)路（容易毛刺、振蕩、時(shí)序違規(guī)等）
解決：

a．  牢記任何反饋回路必須包含寄存器

b．  檢查綜合、實(shí)現(xiàn)報(bào)告的warning信息，發(fā)現(xiàn)反饋回路（combinational loops）后進(jìn)行相應(yīng)修改。

2.替換延遲鏈
解決：用倍頻、分頻或者同步計(jì)數(shù)器完成。

3.替換異步脈沖產(chǎn)生單元（毛刺生成器）
解決：用同步時(shí)序設(shè)計(jì)脈沖電路

4.慎用鎖存器

解決：

a．  使用完備的if…else語(yǔ)句

b．  檢查設(shè)計(jì)中是否喊有組合邏輯反饋環(huán)路

c．  對(duì)每個(gè)輸入條件，設(shè)計(jì)輸出操作，對(duì)case語(yǔ)句設(shè)置default操作。特別是在狀態(tài)機(jī)設(shè)計(jì)中，最好有一個(gè)default的狀態(tài)轉(zhuǎn)移，而且每個(gè)狀態(tài)最好也有一個(gè)default的操作。

d．  如果使用case語(yǔ)句時(shí)，特別是在設(shè)計(jì)狀態(tài)機(jī)時(shí)，盡量附加綜合約束屬性，綜合為完全條件case語(yǔ)句。

小技巧：仔細(xì)檢查綜合器的綜合報(bào)告，目前大多數(shù)的綜合器對(duì)所綜合出的latch都會(huì)報(bào)“warning”，通過綜合報(bào)告可以較為方便地找出無(wú)意中生成的latch。

17.時(shí)鐘設(shè)計(jì)的注意事項(xiàng)

1．同步時(shí)序電路推薦的時(shí)鐘設(shè)計(jì)方法
       時(shí)鐘經(jīng)全局時(shí)鐘輸入引腳輸入，通過FPGA內(nèi)部專用的PLL或DLL進(jìn)行分頻/倍頻、移相等調(diào)整與運(yùn)算，然后經(jīng)FPGA內(nèi)部全局時(shí)鐘布線資源驅(qū)動(dòng)到達(dá)芯片內(nèi)所有寄存器和其他模塊的時(shí)鐘輸入端。