水下通信編碼器在TS101系統(tǒng)的擴(kuò)展實(shí)現(xiàn)*

摘要： 為了產(chǎn)生用于水下點(diǎn)對(duì)點(diǎn)通信的各種信號(hào)，本文在擴(kuò)展硬件資源受限的情況下，設(shè)計(jì)并研制了一種基于DDWS實(shí)現(xiàn)的通信編碼器硬件系統(tǒng)，它能產(chǎn)生用于水下通信的連續(xù)不間斷輸出的復(fù)雜波形信號(hào)，同時(shí)實(shí)現(xiàn)數(shù)字模擬輸出，滿足通信信號(hào)的精度和穩(wěn)定性要求。

關(guān)鍵詞： TS101S ; 直接數(shù)字合成 ; 水聲通信信號(hào)

引言

水下通信信號(hào)的一個(gè)顯著特點(diǎn)就是信號(hào)的頻率非常低(kHz級(jí))，為了提高信息的傳輸速率，必須充分利用信號(hào)有限的頻帶，所以不得不選一些復(fù)雜信號(hào)；另外水下通信的背景比較復(fù)雜，因此，欲在水下建立穩(wěn)定可靠的通信，必須用長(zhǎng)時(shí)間不間斷的通信來(lái)保障。

電路進(jìn)入數(shù)字時(shí)代后，產(chǎn)生信號(hào)的理論和方法發(fā)生很大的變化，1971年美國(guó)學(xué)者J.Tierncy，C.M.Rader和B.Gold首次提出了直接數(shù)字頻率合成(DDFS)技術(shù)。這是一種從相位概念出發(fā)直接合成所需要波形的新的全數(shù)字頻率合成技術(shù)。近年來(lái)，由于大容量存儲(chǔ)器的應(yīng)用，一種新的直接數(shù)字合成方法DDWS(Direct Digital Wave Synthesis)方法逐漸變得實(shí)用起來(lái)。DDFS和DDWS都屬于直接數(shù)字合成(DDS)范疇，都是基于采樣定理得到的，實(shí)現(xiàn)方法稍有不同。
　　
DDWS及其實(shí)現(xiàn)

DDWS的基本原理是：將所需要的信號(hào)按照預(yù)定的采樣頻率，計(jì)算得到各個(gè)時(shí)刻信號(hào)的值，量化儲(chǔ)存至高速存儲(chǔ)器中，還原信號(hào)時(shí)，將高速存儲(chǔ)器中的數(shù)據(jù)以時(shí)間間隔順序發(fā)送至D/A，進(jìn)行數(shù)模轉(zhuǎn)換，最后通過(guò)低通濾波器，就可以得到所需的信號(hào)。其原理框圖示于圖1。

圖 1  DDWS原理圖

這種方法的基本思想，就是需要什么信號(hào)，就根據(jù)其函數(shù)式產(chǎn)生該信號(hào)的數(shù)據(jù)，然后恢復(fù)這個(gè)信號(hào)。

圖1給出了DDWS系統(tǒng)的原理框圖，也可以說(shuō)同時(shí)給出了它的實(shí)現(xiàn)方法，只不過(guò)產(chǎn)生的數(shù)據(jù)可以是PC機(jī)，也可以是嵌入式芯片。為了簡(jiǎn)便起見(jiàn)，在電路中的邏輯控制可以使用CPLD或者FPGA來(lái)實(shí)現(xiàn)。實(shí)現(xiàn)的難點(diǎn)在于上位機(jī)與高速存儲(chǔ)器的連接電路上，如果上位機(jī)是PC機(jī)的話，可以用USB或者串口外加一些電路來(lái)連接；如果是嵌入式的芯片，可以采用DMA的方式將這些產(chǎn)生的數(shù)據(jù)發(fā)送到高速存儲(chǔ)器中。

TS101系統(tǒng)擴(kuò)展

通信編碼器是在信號(hào)處理系統(tǒng)的基礎(chǔ)上增加的一個(gè)模塊，它采用DDWS原理，由DSP產(chǎn)生所要發(fā)射波形的整型數(shù)據(jù)，然后將這些數(shù)據(jù)按一定頻率發(fā)送到D/A，經(jīng)低通濾波以后得到的信號(hào)就是所要的波形信號(hào)。

TS101系統(tǒng)

已有的信號(hào)處理系統(tǒng)由四片TS101、16通道A/D采樣、FPGA、RS-232接口電路、RS422電路、FLASH、SDRAM組成。四片DSP的總線連接在一起，各個(gè)DSP的內(nèi)部存儲(chǔ)器可以配制成統(tǒng)一尋址空間的一部分，四片DSP的鏈路口連成環(huán)形，其中DSP0、DSP1的鏈路口與FPGA相連，DSP0與FPGA相連的鏈路口主要用來(lái)采集數(shù)據(jù)的傳送。串口的地址配制在主機(jī)空間，外界可以通過(guò)串口產(chǎn)生IRQ中斷，改變系統(tǒng)的采樣頻率，同樣串口可以用來(lái)向外發(fā)送數(shù)據(jù)。系統(tǒng)預(yù)留了8根DSP的外部數(shù)據(jù)總線以及與FPGA相連的8根控制信號(hào)線(圖2中的兩個(gè)8線TTL)，本文所研制的通信編碼器就是在這樣限制下，充分利用這16數(shù)據(jù)控制線來(lái)進(jìn)行擴(kuò)展設(shè)計(jì)的。

通信編碼器硬件實(shí)現(xiàn)

由圖1和圖2可知，如果在已有的信號(hào)處理系統(tǒng)的基礎(chǔ)上，添加能產(chǎn)生任意信號(hào)的DDWS系統(tǒng)，只需增加一個(gè)大容量存儲(chǔ)器、數(shù)模轉(zhuǎn)換器和低通濾波器?？梢詫SP的外部數(shù)據(jù)總線接到存儲(chǔ)器的輸入端，而與FPGA相連的8根控制信號(hào)線可以用來(lái)產(chǎn)生系統(tǒng)的控制時(shí)序。

圖 2 信號(hào)處理系統(tǒng)功能框圖

如果要產(chǎn)生的信號(hào)為普通的周期信號(hào)，將產(chǎn)生的數(shù)據(jù)寫到存儲(chǔ)器里面，然后循環(huán)將數(shù)據(jù)發(fā)送出去，就能實(shí)現(xiàn)。由于水下通信信號(hào)自身的特點(diǎn)(時(shí)間長(zhǎng)，非周期)，所以不能采用這種方法，所以我們選用了FIFO存儲(chǔ)器，在DSP與D/A之間增加一個(gè)FIFO，DSP將一塊數(shù)據(jù)以DMA的方式發(fā)送到FIFO中，由FPGA產(chǎn)生FIFO的讀數(shù)時(shí)鐘，并以這個(gè)固定時(shí)鐘將FIFO內(nèi)的數(shù)據(jù)發(fā)送到D/A。當(dāng)FIFO半滿時(shí)產(chǎn)生中斷，DSP響應(yīng)此中斷，并把隨后的數(shù)據(jù)以DMA的方式發(fā)送給FIFO，依次循環(huán)。這些以DMA方式發(fā)送到FIFO的數(shù)據(jù)由DSP計(jì)算產(chǎn)生，在本次中斷結(jié)束下次中斷還沒(méi)來(lái)臨的這一段時(shí)間內(nèi)產(chǎn)生。

圖3給出了通信編碼器的框架結(jié)構(gòu)。低通濾波器選用MAX297，它是8階、低通、橢圓、開關(guān)電容濾波器，對(duì)于不同的輸入時(shí)鐘，將產(chǎn)生不同的截止頻率，在實(shí)際系統(tǒng)中，它的輸入時(shí)鐘可以通過(guò)FPGA編程對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻來(lái)產(chǎn)生，而其分頻數(shù)可由DSP設(shè)置，向DSP的特定外部地址空間寫入一數(shù)，F(xiàn)PGA根據(jù)這個(gè)數(shù)據(jù)來(lái)對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻。因?yàn)镕IFO輸入端只有8根數(shù)據(jù)線，如果要提高系統(tǒng)的精度，可以采用兩個(gè)8位的FIFO并聯(lián)，為了減小電路的復(fù)雜程度，選用TI公司的SN74V263，它能夠?qū)⑤斎攵说那昂髢蓚€(gè)時(shí)刻的8位并行數(shù)據(jù)，拼成一個(gè)16位并行數(shù)據(jù)進(jìn)行輸出，這樣系統(tǒng)D/A的精度就到達(dá)16位，減小了系統(tǒng)中因量化而引起的誤差。最后，DAC選取TI公司的16位并行電壓輸出特性的DAC8541，它的刷新頻率為100KHz，對(duì)于所要產(chǎn)生的KHz級(jí)信號(hào)是綽綽有余的。

圖3 通信編碼示意圖

在此編碼器系統(tǒng)中只要求DSP分批向FIFO中寫入數(shù)據(jù)，因此可以使用流水協(xié)議。在使用流水線協(xié)議時(shí)，尋址周期與數(shù)據(jù)周期之間的延遲稱為“流水深度”，寫操作的流水深度固定為一個(gè)周期，讀多處理器的另一個(gè)TigerSHARC時(shí)，流水深度固定為四個(gè)周期，讀外部存儲(chǔ)器或主機(jī)存儲(chǔ)空間時(shí)，流水深度可以是一到四個(gè)周期，可以編程SYSCON來(lái)設(shè)置[3]。我們將整個(gè)MS0空間都用于FIFO的寫入地址，所以可以省略地址線的連接，直接使用MS0和WRL相或后用作FIFO的選通信號(hào)，并增加一個(gè)D觸發(fā)器，使得選通信號(hào)延時(shí)一個(gè)周期。ACK引腳雖然在TigerSHARC內(nèi)部有一個(gè)上拉電阻，但上拉效果不好，最好在外部使用一個(gè)10KΩ的上拉電阻，使ACK信號(hào)一直有效。FIFO的半滿標(biāo)志HF接到DSP的IRQx或FLAGx引腳上，產(chǎn)生DSP的塊數(shù)據(jù)發(fā)送中斷，DSP響應(yīng)中斷后，產(chǎn)生４K大小的數(shù)據(jù)塊，并通過(guò)外部口DMA，將DSP產(chǎn)生的數(shù)據(jù)塊發(fā)送到FIFO中．

圖4 TS101S與FIFO的鏈接示意圖

在FPGA中對(duì)系統(tǒng)的控制時(shí)序進(jìn)行編程時(shí)，可以采用模塊化設(shè)計(jì)，將整個(gè)系統(tǒng)分成四塊：MAX297時(shí)鐘產(chǎn)生、FIFO的寫操作、FIFO的讀操作和D/A的片選信號(hào)、系統(tǒng)的軟件恢復(fù)，這四部分相互獨(dú)立。

由于濾波輸出之后要接大功率放大器，以將信號(hào)發(fā)射出去，為了消除大功率放大器對(duì)信號(hào)處理系統(tǒng)的干擾，所以選用線性光電耦合器件，使得大功率放大器和信號(hào)處理系統(tǒng)之間達(dá)到電氣隔離的目的。選用的光電耦合器件為TLP521-2，一片芯片中有兩個(gè)光電耦合單元，兩個(gè)單元的物理特性基本相似。圖5給出了其電路連接圖，它采用了負(fù)反饋的接法，提高了輸入輸出兩端的線性特性。

圖5 光電耦合器件的鏈接

圖6為在Multisim9.0環(huán)境下，使用光電耦合器件為TLP521-2的SPICE模型仿真得到的輸出波形。由圖可以看出輸出信號(hào)的正負(fù)半周期的波形基本對(duì)稱，信號(hào)的非線性失真較小。

圖6 輸出信號(hào)的波形

結(jié)語(yǔ)

本文基于DDWS，并結(jié)合已有的信號(hào)處理系統(tǒng)，選擇了一種方法來(lái)產(chǎn)生水下通信所需要的長(zhǎng)時(shí)間連續(xù)非周期信號(hào)，為了在實(shí)際應(yīng)用中將后級(jí)功放對(duì)信號(hào)處理系統(tǒng)的影響減到最小，筆者采用了線性光電耦合器件將前后級(jí)電路隔離。實(shí)踐證明，這樣一種信號(hào)產(chǎn)生的方法，能夠產(chǎn)生水下通信所需的長(zhǎng)時(shí)間的低頻信號(hào)，對(duì)于各種復(fù)雜的通信信號(hào)，都能夠滿足精度、穩(wěn)定度的要求。

參考文獻(xiàn)：
1.張冬梅，基于FPGA 實(shí)現(xiàn)DDS 技術(shù)的雷達(dá)波形產(chǎn)生器的設(shè)計(jì)，現(xiàn)代電子技術(shù)，2005.4
2.郭振永，線性調(diào)頻信號(hào)DDS頻率合成源的設(shè)計(jì)與實(shí)現(xiàn)，現(xiàn)代雷達(dá)，2005，27(3)
3.劉書明、蘇濤、羅軍輝，TigerSHARC DSP應(yīng)用系統(tǒng)設(shè)計(jì)，電子工業(yè)出版社，2004
4. Tierey J , Radar C, Go ld B1A , digital frequency synthesizer，IEEE Trans Audio and Eletroacoust, 1971, 19 (1) :48 571
5. Bellaoura A .Low ， power direct digital frequency synthesis for w ireless communications IEEE J So l Sta Circ,2000, 35 (3) : 385 3901
6. Nicholas HT, Samueli H.A 150 MHz direct digital frequency synthesizer in 1.25 CMOS with 90dBc spurious performance IEEE J So l Sta Circ, 1991, 26 (12) : 1959- 1969