關(guān)注高速PCB設(shè)計(jì)

高速PCB設(shè)計(jì)中的問題

美國(guó)一家著名的影象探測(cè)系統(tǒng)制造商的電路板設(shè)計(jì)師們最近碰到一件奇特的事：一個(gè)7年前就已經(jīng)成功設(shè)計(jì)、制造并且上市的產(chǎn)品，一直以來都能夠非常穩(wěn)定可靠地工作，而最近從生產(chǎn)線上下線的產(chǎn)品卻出現(xiàn)了問題，產(chǎn)品不能正常運(yùn)行。

這是一個(gè)20MHz的系統(tǒng)設(shè)計(jì)，似乎無需考慮高速設(shè)計(jì)方面的問題，沒有任何的設(shè)計(jì)修改，采用的元器件型號(hào)同原始設(shè)計(jì)的要求一致。

系統(tǒng)緣何失效？這讓設(shè)計(jì)工程師們覺得十分困惑：沒有任何的設(shè)計(jì)修改，生產(chǎn)制造基于原始設(shè)計(jì)中一致的電子元器件。唯一的區(qū)別是由于今天不斷進(jìn)步的IC制造技術(shù)，所以新采購(gòu)的電子元器件實(shí)現(xiàn)了小型化也更加快速。新的器件工藝技術(shù)使得新近生產(chǎn)的每一個(gè)芯片都成為高速器件，正是這些高速器件應(yīng)用中的信號(hào)完整性問題導(dǎo)致了系統(tǒng)的失效。

隨著IC輸出開關(guān)速度的提高，信號(hào)的上升和下降時(shí)間迅速縮減，不論信號(hào)頻率如何，系統(tǒng)都將成為高速系統(tǒng)并且會(huì)出現(xiàn)各種各樣的信號(hào)完整性方面的問題。

高速PCB(印制電路板)方面的問題突出體現(xiàn)為以下的類型：1）時(shí)序問題總是第一位的，工作頻率的提高和信號(hào)上升/下降時(shí)間的縮短，首先會(huì)使設(shè)計(jì)系統(tǒng)的時(shí)序余量縮小甚至出現(xiàn)時(shí)序方面的問題。2)傳輸線效應(yīng)導(dǎo)致的信號(hào)震蕩、過沖和下沖都會(huì)對(duì)設(shè)計(jì)系統(tǒng)的故障容限、噪聲容限以及單調(diào)性造成很大的威脅。3)信號(hào)沿時(shí)間下降到1ns以后，信號(hào)之間的串?dāng)_就成為很重要的一個(gè)問題。4)當(dāng)信號(hào)沿的時(shí)間接近0.5ns時(shí)電源系統(tǒng)的穩(wěn)定性問題和電磁干擾(EMI)問題也變得十分關(guān)鍵。

高速PCB設(shè)計(jì)策略

目前高速PCB的設(shè)計(jì)在通信、計(jì)算機(jī)、圖形圖像處理等領(lǐng)域應(yīng)用廣泛。而在這些領(lǐng)域工程師們用的高速PCB設(shè)計(jì)策略也不一樣。

在電信領(lǐng)域，設(shè)計(jì)非常復(fù)雜，在數(shù)據(jù)、語音和圖像的傳輸應(yīng)用中傳輸速度已經(jīng)遠(yuǎn)遠(yuǎn)高于500Mbps，在通信領(lǐng)域人們追求的是更快地推出更高性能的產(chǎn)品，而成本并不是第一位的。他們會(huì)使用更多的板層、足夠的電源層和地層、在任何可能出現(xiàn)高速問題的信號(hào)線上都會(huì)使用分立元器件來實(shí)現(xiàn)匹配。他們有SI(信號(hào)完整性)和EMC(電磁兼容)專家來進(jìn)行布線前的仿真和分析，每一個(gè)設(shè)計(jì)工程師都遵循企業(yè)內(nèi)部嚴(yán)格的設(shè)計(jì)規(guī)定。所以通信領(lǐng)域的設(shè)計(jì)工程師通常采用這種過度設(shè)計(jì)的高速PCB設(shè)計(jì)策略。

家用計(jì)算機(jī)領(lǐng)域的主板設(shè)計(jì)是另一個(gè)極端，成本和實(shí)效性高于一切，設(shè)計(jì)師們總是采用最快、最好、最高性能的CPU芯片、存儲(chǔ)器技術(shù)和圖形處理模塊來組成日益復(fù)雜的計(jì)算機(jī)。而家用計(jì)算機(jī)主板通常都是4層板，一些高速PCB設(shè)計(jì)技術(shù)很難應(yīng)用到這一領(lǐng)域，所以家用計(jì)算機(jī)領(lǐng)域的工程師通常都采用過度研究的方法來設(shè)計(jì)高速PCB板，他們要充分研究設(shè)計(jì)的具體情況解決那些真正存在的高速電路問題。

而通常的高速PCB設(shè)計(jì)情況可能又不一樣。高速PCB中關(guān)鍵元器件(CPU、DSP、FPGA、行業(yè)專用芯片等)廠商會(huì)提供有關(guān)芯片的設(shè)計(jì)資料，這些設(shè)計(jì)資料通常以參考設(shè)計(jì)和設(shè)計(jì)指南的方式給出。然而這里存在兩個(gè)問題：首先器件廠商對(duì)于信號(hào)完整性的了解和應(yīng)用也存在一個(gè)過程，而系統(tǒng)設(shè)計(jì)工程師總是希望在第一時(shí)間使用最新型的高性能芯片，這樣器件廠商給出的設(shè)計(jì)指南可能并不成熟。所以有的器件廠商不同時(shí)期會(huì)給出多個(gè)版本的設(shè)計(jì)指南。其次，器件廠商給出的設(shè)計(jì)約束條件通常都是非常苛刻的，對(duì)設(shè)計(jì)工程師來說要滿足所有的設(shè)計(jì)規(guī)則可能非常困難。而在缺乏仿真分析工具和對(duì)這些約束規(guī)則的背景不了解的情況下，滿足所有的約束條件就是唯一的高速PCB設(shè)計(jì)手段，這樣的設(shè)計(jì)策略通常稱之為過度約束。

有文章提到，一個(gè)背板設(shè)計(jì)采用表面貼裝的電阻來實(shí)現(xiàn)終端匹配。電路板上使用了200多個(gè)這樣的匹配電阻。試想如果要設(shè)計(jì)10個(gè)原型樣板通過改變這200個(gè)電阻確保最佳的終端匹配效果，這將是巨大的工作量。而在此設(shè)計(jì)中沒有任何一個(gè)電阻值的改變得益于SI軟件的分析結(jié)果，這的確令人吃驚。

所以需要在原有的設(shè)計(jì)流程中加入高速PCB的設(shè)計(jì)仿真和分析，使之成為完整的產(chǎn)品設(shè)計(jì)和開發(fā)中一個(gè)不可或缺的部分。

高速PCB設(shè)計(jì)方法

高速PCB的設(shè)計(jì)要求全員參與，設(shè)計(jì)仿真和分析要貫穿產(chǎn)品的設(shè)計(jì)過程：系統(tǒng)設(shè)計(jì)工程師在考慮系統(tǒng)的體系結(jié)構(gòu)、模塊劃分時(shí)要充分考慮信號(hào)的噪聲容限、時(shí)序余量、EMC以及電源等諸多高速PCB和系統(tǒng)方面的問題；電路設(shè)計(jì)工程師可以考察和優(yōu)化元器件選擇、拓?fù)浣Y(jié)構(gòu)、匹配方案、匹配元器件的值，并最終開發(fā)出確保信號(hào)完整性的PCB布局布線規(guī)則；FPGA和ASIC設(shè)計(jì)工程師也必須將芯片同高速系統(tǒng)進(jìn)行統(tǒng)一的考慮，它們不再獨(dú)立工作；PCB工程師依據(jù)設(shè)計(jì)規(guī)則完成PCB的布局和布線；SI工程師主要負(fù)責(zé)板級(jí)和系統(tǒng)級(jí)的分析和驗(yàn)證，以及單板的EMC分析和地彈分析。甚至元器件采購(gòu)部門也應(yīng)將元器件模型的獲取提到議事日程上來。

目前有許多EDA工具支持高速PCB的設(shè)計(jì)和分析。

首先是布局布線后的分析和驗(yàn)證，這是一個(gè)必不可少的過程，應(yīng)該選擇高性能的“Sign-Off”仿真工具確保PCB的質(zhì)量。

其次是高速PCB的設(shè)計(jì)和前期的規(guī)劃探測(cè)工具，設(shè)計(jì)工程師應(yīng)該主要集中在這一階段，借助這些工具來分析可行的高速解決方案并且以設(shè)計(jì)約束的方式傳遞給PCB設(shè)計(jì)工程師。未來的高速硬件設(shè)計(jì)中邏輯功能設(shè)計(jì)方面的開銷要越來越小，而開發(fā)設(shè)計(jì)規(guī)則等高速設(shè)計(jì)方面的開銷將達(dá)到80%甚至更高。

EMC的設(shè)計(jì)目前主要采用設(shè)計(jì)規(guī)則檢查的方式，很重要的一點(diǎn)就是企業(yè)必須逐步建立和日益完善適合企業(yè)特定領(lǐng)域產(chǎn)品的設(shè)計(jì)規(guī)范，形成一整套的EMC設(shè)計(jì)規(guī)則集，這些在國(guó)外的大公司非常普及，如三星和SONY。這些規(guī)則由人或者由EDA軟件來檢查核對(duì)。

選擇合適的傳輸線

描述和分析方法

元器件和傳輸線的建模以及傳輸線分析方法成為高速設(shè)計(jì)和分析工具最關(guān)鍵的因素。

元器件模型通常包括IBIS模型和SPICE模型，IBIS模型容易得到但是可能存在精確性甚至正確性方面的問題，而SPICE模型非常精確但是不容易得到。所以要區(qū)別對(duì)待，通常高速接插件和自己設(shè)計(jì)的ASIC芯片SPICE模型可能更有效，而器件廠商處通常僅提供IBIS模型，應(yīng)有專門的SI工程師對(duì)獲得的模型進(jìn)行驗(yàn)證和確認(rèn)，方可在企業(yè)內(nèi)部發(fā)布和使用。

關(guān)于傳輸線的分析，通常主要考慮信號(hào)沿傳輸線傳播時(shí)反射波信號(hào)對(duì)它的影響，一般有兩種方法：一種是使用傳統(tǒng)的電壓/電流比（U/I）模式來描述，另一種是用前向波/反向波（Forward/Reverse）模式來描述。無論采用哪一種方式，都能得到同樣的結(jié)論。但是，用何種表達(dá)式，將會(huì)影響最終結(jié)論的效果。

(a)電壓/電流比(U/I)模式表示的是沿傳輸線流過的電流，以及在各點(diǎn)上電壓的情況。

(b)前向波/反向波模式表示前向電磁波沿傳輸線傳播時(shí)在各點(diǎn)的強(qiáng)度，以及反向電磁波沿傳輸線傳播時(shí)在各點(diǎn)的強(qiáng)度。

當(dāng)我們考慮傳輸線輸入阻抗時(shí)，U/I模式更為適合，從公式中，我們可以直接得到在傳輸線輸入端的電壓/電流比(即輸入阻抗)。當(dāng)我們考慮快速信號(hào)沿在傳輸線上傳播的影響時(shí)，Forward/Reverse模式更合適一些，在第一時(shí)間，電磁波到達(dá)傳輸線終端之前，我們只計(jì)算前向波(不考慮反向波)，這樣可以簡(jiǎn)化計(jì)算。無論使用哪種方法，都可以得到正確的結(jié)果。

高速PCB設(shè)計(jì)技術(shù)

以下介紹常用的高速PCB設(shè)計(jì)技術(shù)：

終端匹配技術(shù)(SCRATCHPAD)

終端匹配技術(shù)是最簡(jiǎn)單而且有效的高速PCB設(shè)計(jì)技術(shù)，合理的使用終端匹配技術(shù)可以有效降低信號(hào)反射和信號(hào)振蕩，從而極大地提高信號(hào)的時(shí)序余量和噪聲余量，因而改善產(chǎn)品的故障容限。單端信號(hào)的終端匹配技術(shù)通常包括：驅(qū)動(dòng)端串行連接的終端匹配技術(shù)，接收端并行連接的終端匹配技術(shù)、戴維南終端匹配技術(shù)、AC終端匹配技術(shù)、二極管終端匹配技術(shù)等。而更高性能的信號(hào)驅(qū)動(dòng)技術(shù)的使用對(duì)于終端匹配技術(shù)也提出了更高的要求，比如LVDS(低電壓差分信號(hào))器件就要求差分信號(hào)線在滿足單線阻抗匹配的情況下，還要滿足差分阻抗的匹配，這甚至比單線阻抗的匹配更重要。

終端匹配方式和元器件的值也要和電路芯片的驅(qū)動(dòng)能力和功耗結(jié)合起來考慮。比如接受端下拉到地的匹配電阻的值就必須考慮IOH和VOH的值，也就是說必須考慮驅(qū)動(dòng)器的負(fù)載的能力，而不能一味地考慮阻抗的匹配。再比如，當(dāng)網(wǎng)絡(luò)上信號(hào)的占空比大于50%時(shí)，匹配電阻應(yīng)該上拉到電源，而當(dāng)網(wǎng)絡(luò)上的信號(hào)占空比小于或者等于50%時(shí)，匹配電阻應(yīng)該下拉到地。

Innoveda公司的Scratchpad(如圖1)是一個(gè)高速電路互連設(shè)計(jì)規(guī)劃和設(shè)計(jì)空間探測(cè)工具。Scratchpad可以綜合考慮電路網(wǎng)絡(luò)的方方面面來評(píng)估不同的終端匹配技術(shù)，對(duì)于每一類型的終端匹配技術(shù)還可以對(duì)匹配元器件的值進(jìn)行掃描分析，得到一組曲線，設(shè)計(jì)工程師可以從中挑選符合要求最合適的元器件值，同時(shí)Scratchpad 也對(duì)所有的匹配方案進(jìn)行打分，設(shè)計(jì)工程師可以很省事地挑選最高分的匹配方案，而這通常也就是設(shè)計(jì)網(wǎng)絡(luò)最佳的匹配方案。

阻抗控制技術(shù)

所以阻抗控制技術(shù)在高速PCB設(shè)計(jì)中顯得尤其重要。阻抗控制技術(shù)包括兩個(gè)含義：①阻抗控制的PCB信號(hào)線是指沿高速PCB信號(hào)線各處阻抗連續(xù)，也就是說同一個(gè)網(wǎng)絡(luò)上阻抗是一個(gè)常數(shù)。②阻抗控制的PCB板是指PCB板上所有網(wǎng)絡(luò)的阻抗都控制在一定的范圍以內(nèi)如20~75Ω。

設(shè)計(jì)工程師需要用到傳輸線理論或者借助EDA工具來實(shí)現(xiàn)阻抗控制。而PCB加工廠商則要依靠先進(jìn)的工藝和高性能的儀器和測(cè)試技術(shù)來保證阻抗控制技術(shù)的精確性。所以PCB廠商可能需要通過改變?cè)O(shè)計(jì)中的尺寸和間距來實(shí)現(xiàn)阻抗控制。

分析和測(cè)量是阻抗控制技術(shù)中很重要的一環(huán)，光板測(cè)試尤其重要而且精確。所以PCB設(shè)計(jì)工程師必須在設(shè)計(jì)中制定關(guān)鍵信號(hào)線的阻抗以及允許的誤差，并且密切協(xié)調(diào)PCB加工廠商的工作確保符合所有的設(shè)計(jì)規(guī)范。

阻抗控制的PCB信號(hào)技術(shù)有很多種：嵌入式微帶線、非對(duì)稱帶狀線、對(duì)稱帶狀線、邊緣耦合帶涂層的微帶線、邊緣耦合非對(duì)稱待轉(zhuǎn)線、垂射耦合的帶狀線等。

所以從電路和PCB設(shè)計(jì)工程師的角度來說，要根據(jù)系統(tǒng)設(shè)計(jì)要求嚴(yán)格計(jì)算阻抗控制信號(hào)線的幾何尺寸，并且將這些關(guān)鍵的阻抗控制信號(hào)線的阻抗和誤差的要求明確以文檔的方式遞交給PCB加工廠商，并且要求PCB加工廠商遞交實(shí)現(xiàn)和加工測(cè)試的詳細(xì)報(bào)告。對(duì)于設(shè)計(jì)工程師的特定要求，PCB加工廠商通常采取在PCB設(shè)計(jì)拼板的外圍加上測(cè)試卡棒條依據(jù)加工工藝運(yùn)用先進(jìn)的測(cè)試技術(shù)來調(diào)整關(guān)鍵信號(hào)線的幾何尺寸和間距。

設(shè)計(jì)空間探測(cè)技術(shù)

設(shè)計(jì)空間探測(cè)是應(yīng)用廣泛的的高速設(shè)計(jì)和規(guī)劃技術(shù)。在設(shè)計(jì)的早期階段比如系統(tǒng)設(shè)計(jì)階段、原理圖設(shè)計(jì)階段或者是PCB布線前階段可以使用EDA工具來考察關(guān)鍵網(wǎng)絡(luò)的匹配方式、匹配元器件值、拓?fù)浣Y(jié)構(gòu)、布線長(zhǎng)度、材料、板層結(jié)構(gòu)等對(duì)信號(hào)完整性的影響。并且通過多參數(shù)的掃描分析，可以得到符合高速設(shè)計(jì)信號(hào)規(guī)范的設(shè)計(jì)空間。

關(guān)注高速PCB的芯片設(shè)計(jì)技術(shù)

在芯片設(shè)計(jì)中同樣需要關(guān)注高速PCB的設(shè)計(jì)和分析。

高性能的FPGA芯片需要考慮以下與高速PCB有關(guān)的因素：①恰當(dāng)?shù)剡\(yùn)用引腳的可重定位特性，限制高速PCB傳輸線的長(zhǎng)度，從而達(dá)到控制延時(shí)和改善信號(hào)質(zhì)量的目的。②編程引腳的驅(qū)動(dòng)能力，確保驅(qū)動(dòng)能力不要太強(qiáng)。③編程引腳的信號(hào)變化速率，在滿足時(shí)序等方面確保信號(hào)沿的跳變不要太快。④編程引腳的工藝技術(shù)，如LVTTL、LVCMOS、LVDS、GTL、GTL+等，這樣可以減少高速PCB板上元器件的使用。

ASIC芯片的設(shè)計(jì)同樣也要關(guān)注高速PCB設(shè)計(jì)方面的情況，突出體現(xiàn)為根據(jù)高速PCB板的要求來選擇ASIC芯片的I/O緩沖器以及芯片的封裝工藝和技術(shù)，SI工程師根據(jù)ASIC加工廠商提供的I/O緩沖器模型以及封裝廠商提供的封裝模型，將ASIC芯片放在高速PCB中進(jìn)行仿真分析，從中選擇符合ASIC功能要求、高速PCB性能要求、成本和成品率等綜合因素的解決方案。

板級(jí)、系統(tǒng)級(jí)EMC設(shè)計(jì)技術(shù)

目前可行的EMC設(shè)計(jì)技術(shù)包括EMC專家系統(tǒng)和EMC設(shè)計(jì)規(guī)則。企業(yè)內(nèi)部建立一整套可行的EMC設(shè)計(jì)規(guī)則，這些規(guī)則可能是以文檔檢查列表的方式給出，再由工程師去仔細(xì)檢查設(shè)計(jì)的電路圖，或者PCB版圖確保沒有任何的規(guī)則違反。也有可能將這些設(shè)計(jì)規(guī)則編程到EMC專家系統(tǒng)中，由EDA工具來自動(dòng)檢查。

以下是幾個(gè)這樣的設(shè)計(jì)規(guī)則實(shí)例：

關(guān)于平面層尺寸的規(guī)則 電源層四周應(yīng)該比地層縮進(jìn)20倍兩個(gè)平面層之間距離的尺寸，確保設(shè)計(jì)系統(tǒng)更好的EMC性能。

關(guān)于平面分割的規(guī)則 地平面不要分割，高速信號(hào)線如果要跨電源平面分割，應(yīng)該緊靠信號(hào)線放置幾個(gè)低阻抗的橋接電容。

關(guān)于匹配元器件位置的規(guī)則 源端匹配器件應(yīng)該盡量靠近驅(qū)動(dòng)器。末端匹配器件應(yīng)該盡量接收端。如果網(wǎng)絡(luò)不是簡(jiǎn)單的菊花鏈，那么匹配元器件的位置和匹配值應(yīng)該由SI工具分析確定。

建立企業(yè)內(nèi)部的SI部門

信號(hào)完整性部門的設(shè)立可大可小，依具體情況而定。最小的規(guī)模可能是設(shè)計(jì)小組中的一個(gè)工程師來運(yùn)作信號(hào)完整性設(shè)計(jì)和分析。也有的大公司SI部門的工程師可能多達(dá)100人。通常認(rèn)為SI部門應(yīng)該具備三種職能：①SI部門應(yīng)該有專門的SI軟件高手，負(fù)責(zé)SI工具的日常維護(hù)、SI工具與設(shè)計(jì)方法和設(shè)計(jì)流程的集成以及培訓(xùn)新人。這些SI軟件高手必須熟悉設(shè)計(jì)和布局布線過程使用的所有工具，并且是企業(yè)內(nèi)部使用的SI分析和設(shè)計(jì)工具的專家。②SI部門應(yīng)該有專人來支持仿真分析過程中使用的庫(kù)文件，包括同器件廠商的溝通、從別的渠道收集、整理、驗(yàn)證、歸檔和發(fā)布元器件仿真庫(kù)。③SI部門還應(yīng)該有專門的高速PCB設(shè)計(jì)專家。一旦設(shè)計(jì)工程師遇到SI的問題，這些專家就應(yīng)該立即幫助他們找到可行的解決方案。這些設(shè)計(jì)專家最好有模擬電路、RF電路、微波電路和電磁場(chǎng)方面的背景。

總之，高速PCB的設(shè)計(jì)是今天系統(tǒng)設(shè)計(jì)領(lǐng)域面臨的嚴(yán)肅挑戰(zhàn)，無論是設(shè)計(jì)方法、設(shè)計(jì)工具、還是設(shè)計(jì)隊(duì)伍的構(gòu)成以及工程師的設(shè)計(jì)思路，都需要積極認(rèn)真地去應(yīng)對(duì)?！?/font>