高速電路設計中時序計算方法與應用實例

　　● 數(shù)據(jù)類信號的時序分析

　　對數(shù)據(jù)類信號，信號的流向是從鏈路層芯片發(fā)送到物理層芯片。

　　第一步，確定信號工作頻率，對數(shù)據(jù)類信號，本設計設定其工作頻率為：

　　Freq=414.72MHz;

　　與狀態(tài)類信號不同的是，數(shù)據(jù)類信號是雙邊沿采樣，即，一個時鐘周期對應兩次采樣，因此采樣周期為時鐘周期的一半。采樣周期計算方法為：

　　Tsample = 1/2*Tcycle = 1.2ns;

　　第二步，從發(fā)送端，即鏈路層芯片手冊提取以下參數(shù)：

　　-0.28ns < Tco < 0.28ns;

　　第三步，從接收端，即物理層芯片資料可以提取如下需求：

　　Tsetup(min) = 0.17ns;

　　Thold(min) = 0.21ns;

　　將以上數(shù)據(jù)代入式1和式2，需特別注意的是，對數(shù)據(jù)類信號，由于是雙邊沿采樣，應采用Tsample代替式1中的Tcycle：

　　0.28ns + (Tflight-data- Tflight-clk)MAX + 0.17ns < 1.2ns

　　-0.28ns + (Tflight-data- Tflight-clk)MIN> 0.21ns

　　整理得到：

　　0.49ns < (Tflight-data - Tflight-clk) < 0.75ns

　　基于以上結論，同時考慮到Vsig = 6inch/ns，可以得到如下結論，當數(shù)據(jù)信號和時鐘信號走線長度關系滿足以下關系時，數(shù)據(jù)類信號的時序要求將得到滿足：TDAT、TCTL信號走線長度比TDCLK長2.94英寸，但最多不能超過4.5英寸。

　　5 結論

　　高速電路中的時序設計，雖然看似復雜，然而只要明晰其分析方法，問題可以迎刃而解。