邏輯分析儀我也DIY（三）—PLL后復(fù)位問題

　　關(guān)于M4K的問題還沒有結(jié)束。主要問題在于想利用M4K來存儲(chǔ)要顯示到VGA屏幕上的字模數(shù)據(jù)，而昨天為了方便開了一個(gè)很大位寬的M4K，結(jié)果就照成了M4K的利用率大大下降，原來不到8K的數(shù)據(jù)居然占用了7個(gè)M4K塊，感覺不爽。所以今天絞盡腦汁是想出了解決辦法，同時(shí)也為其他字符的顯示方法開了綠燈。

　　具體方法不在此討論，不過現(xiàn)在原來占用7個(gè)M4K的字模改成了32位寬*224，規(guī)規(guī)矩矩的占用了2個(gè)M4K塊。此外把常用的8*16的ASCII字符字模數(shù)據(jù)都存到了M4K初始化ROM里了，這全都是體力活，耗費(fèi)了不少精力。主要問題是字模軟件和altera提供的標(biāo)準(zhǔn)ROM初始化文件的格式?jīng)]法搞成一致。400多個(gè)字?jǐn)?shù)據(jù)都是手工編號(hào)，小指頭現(xiàn)在還隱隱作痛。不過顯示的技術(shù)難點(diǎn)解決了，感覺還是蠻開心的。

　　其次，對(duì)于采樣頻率(采樣周期)做了細(xì)化，不再是原來單一的只能為100MHz的采樣率，現(xiàn)在可以有10檔可調(diào)的采樣頻率。因?yàn)椴蓸勇试O(shè)置后的顯示還沒有繼續(xù)搞定，所以暫時(shí)不做進(jìn)一步的測試。

　　因?yàn)檫@個(gè)工程里的兩個(gè)時(shí)鐘都是用的PLL產(chǎn)生的，所以有必要探討一下使用了PLL輸出時(shí)鐘作為系統(tǒng)工作時(shí)鐘時(shí)的復(fù)位邏輯設(shè)計(jì)。特權(quán)同學(xué)的一點(diǎn)愚見，愿拋磚引玉，期待高手指點(diǎn)。

　　以前的很多博文里都談過異步復(fù)位、同步釋放等等的問題，那么在系統(tǒng)復(fù)位后PLL時(shí)鐘輸出前，即系統(tǒng)工作時(shí)鐘不確定的情況下，怎么考慮這個(gè)復(fù)位的問題呢?

　　上圖是特權(quán)同學(xué)的這個(gè)工程里的復(fù)位設(shè)計(jì)，先用FPGA的外部輸入時(shí)鐘clk將FPGA的輸入復(fù)位信號(hào)rst_n異步復(fù)位、同步釋放處理一下，然后這個(gè)復(fù)位信號(hào)輸入PLL，同時(shí)clk也輸入PLL。我的設(shè)計(jì)初衷是在PLL輸出時(shí)鐘有效前，系統(tǒng)的其它部分都保持復(fù)位狀態(tài)。PLL的輸出locked信號(hào)在PLL有效輸出之前一直是低電平，PLL輸出穩(wěn)定有效之后才會(huì)拉高該信號(hào)。所以這里就把前面提到的FPGA外部輸入復(fù)位信號(hào)rst_n和這個(gè)locked信號(hào)相與作為整個(gè)系統(tǒng)的復(fù)位信號(hào)，當(dāng)然了，這個(gè)復(fù)位信號(hào)也是需要讓合適的PLL輸出時(shí)鐘異步復(fù)位、同步釋放處理一下。