基于OV6630圖像傳感器和DSP的圖像采集系統(tǒng)設(shè)計(jì)

　　通過(guò)監(jiān)測(cè)系統(tǒng)中的垂直同步信號(hào)VSYNC的變化，即可得知新的一幀圖像是否開(kāi)始，一幀圖像開(kāi)始后，僅當(dāng)HREF為高且PCLK輸出下降沿時(shí)，才能輸出一個(gè)有效的像素值。VSYNC的上升沿表示一幀新的圖像的到來(lái)，下降沿則表示一幀圖像數(shù)據(jù)采集開(kāi)始(CMOS圖像傳感器是按列采集圖像的)。HREF是水平同步信號(hào)，其上升沿表示一列圖像數(shù)據(jù)的開(kāi)始。PCLK是輸出數(shù)據(jù)同步信號(hào)。只有當(dāng)HREF為高電平時(shí)，才能開(kāi)始有效的采集數(shù)據(jù)，PCLK下降沿的到來(lái)表明數(shù)據(jù)的產(chǎn)生，PCLK每出現(xiàn)一個(gè)下降沿可傳輸一位數(shù)據(jù)。HREF為高電平期間，共可傳輸352位數(shù)據(jù)。在一幀圖像中，即VSYNC為低電平期間，HREF將出現(xiàn)288次高電平。而當(dāng)下一個(gè)VSYNC信號(hào)的上升沿到來(lái)時(shí)，即表明分辨率為352×288的圖像采集過(guò)程的結(jié)束。

　　CPLD控制的實(shí)現(xiàn)過(guò)程首先是按順序檢測(cè)VSYNC和CHSYNC信號(hào)是否有效，這時(shí)要注意防止毛刺信號(hào)的干擾。由于毛刺信號(hào)時(shí)間很短，設(shè)計(jì)時(shí)可采用設(shè)標(biāo)志位的方法，即當(dāng)檢測(cè)到信號(hào)的有效沿后(對(duì)于VSYNC是上升沿，而對(duì)于CHSYNC是下降沿)，可在等待一定時(shí)間后再次檢測(cè)信號(hào)，看其是否仍然有效，如果有效，則說(shuō)明信號(hào)是正確的。

　　由于系統(tǒng)中的像素?cái)?shù)據(jù)是按PCLK時(shí)鐘輸出的，所以，可用來(lái)存儲(chǔ)圖像的SRAM使能信號(hào)CE。另外，其讀寫(xiě)信號(hào)也是由CPLD產(chǎn)生的。因此，讀信號(hào)RE只要在CPLD寫(xiě)操作中置“1”即可。由于在數(shù)據(jù)輸出時(shí)，PCLK的上升沿信號(hào)比較穩(wěn)定，而RAM可在WR上升沿將數(shù)據(jù)寫(xiě)入，因此，可以在HREF有效后(HREF=1)采用PCLK作為寫(xiě)信號(hào)RW。

　　由于圖像像素點(diǎn)的個(gè)數(shù)已知，即數(shù)據(jù)個(gè)數(shù)已知，故在計(jì)數(shù)完畢后，CPLD將發(fā)出計(jì)數(shù)完畢信號(hào)。而DSP在接收到中止信號(hào)后，即可開(kāi)始讀取RAM中的數(shù)據(jù)，并對(duì)數(shù)據(jù)進(jìn)行壓縮和相應(yīng)的處理，然后把數(shù)據(jù)放到LCD液晶屏的數(shù)據(jù)總線，最后將采集到的圖像在液晶屏上顯示出來(lái)。圖3為圖像采集系統(tǒng)的軟件流程圖。

　　3 結(jié)束語(yǔ)

　　本系統(tǒng)采用DSP和CPLD的綜合方案來(lái)將圖像的采集和數(shù)據(jù)的處理分而治之。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)圖像清晰，且能滿足實(shí)時(shí)顯示的要求，可廣泛應(yīng)用在網(wǎng)絡(luò)視頻和工業(yè)自動(dòng)監(jiān)測(cè)等方面。