FPGA研發(fā)之道(8)架構(gòu)設(shè)計漫談(三)時鐘和復(fù)位

　　接口確定以后，FPGA內(nèi)部如何規(guī)劃?首先需要考慮就是時鐘和復(fù)位。

　　時鐘：根據(jù)時鐘的分類，可以分為邏輯時鐘，接口時鐘，存儲器時鐘等;

　　(1)邏輯時鐘取決與邏輯的關(guān)鍵路徑，最終值是設(shè)計和優(yōu)化的結(jié)果，從經(jīng)驗而不是實際出發(fā)：低端FPGA(cyclone spantan)工作頻率在40-80Mhz之間，而高端器件(stratix virtex)可達100-200Mhz之間，根據(jù)各系列的先后性能會有所提升，但不是革命性的。

　　(2)接口時鐘，異步信號的時序一般也是通過FPGA片內(nèi)同步邏輯產(chǎn)生，一般需要同步化，即接口的同步化采樣。某些接口的同步時鐘一般是固定而精確的，例如下表所示，如SERDES的時鐘盡量由該BANK的專用時鐘管腳輸入，這樣可保證一組SERDES組成的高速接口時鐘偏斜一致。

　　(3)外部存儲器時鐘：這里時鐘主要為LPDDR/DDR2/DDR3等器件的時鐘，一般來說FPGA的接口不用工作在相應(yīng)器件的最高頻率。能夠滿足系統(tǒng)緩存數(shù)據(jù)的性能即可，但是一般這些IP的接口都規(guī)定了相應(yīng)的最小時鐘頻率，因為這些接口狀態(tài)機需不停進行外部器件的刷新(充電)，過低的頻率可能會引起刷新的問題，造成數(shù)據(jù)丟失或者不穩(wěn)定。

　　(4)另外一些需要輸出的低速時鐘，例如I2C、MDIO、低速采樣等操作，可以通過內(nèi)部分頻得到。不用通過PLL/DCM產(chǎn)生所需時鐘。在XILINX的FPGA中，禁止PLL產(chǎn)生的時鐘直接輸出到管腳上，而ALTERA的器件可以如此操作。解決此類問題的方法可通過ODDR器件通過時鐘及其180度相位時鐘(反向)接入的時鐘管腳分別采樣0、1邏輯得到。

　　因為有了DCM/PLL這些專用產(chǎn)生時鐘的器件，似乎產(chǎn)生任意時鐘輸出都是可能是，但實際例化的結(jié)果，時鐘的輸出只能選取某些范圍和某些頻率，取決于輸入時鐘和分頻系數(shù)，CLK_OUT = CLK_IN *(M/N) 。這些分頻系數(shù)基本取整數(shù)，其產(chǎn)生的頻率也是有限的值。

　　復(fù)位：根據(jù)復(fù)位的分類，F(xiàn)PGA內(nèi)部復(fù)位可以分為硬復(fù)位，邏輯復(fù)位、軟復(fù)位等;

　　硬復(fù)位：故名思議，即外部引腳引入的復(fù)位，可以在上電時給入，使整個FPGA邏輯配置完成后，能夠達到穩(wěn)定的狀態(tài)，這種復(fù)位重要性在于復(fù)雜單板上除了FPGA外，可能還有多個器件(CPU、DSP)，其上電順序不同，在未完成全部上電之前，其工作狀態(tài)為不穩(wěn)定狀態(tài)。這種復(fù)位引腳可以通過專用時鐘管腳引入，也可通過普通I/O引入，一般由單板MCU或者CPLD給出。

　　邏輯復(fù)位：則是由FPGA內(nèi)部邏輯產(chǎn)生，例如可以通過計數(shù)產(chǎn)生，等待一段時間開始工作，一般等待外部某些信號準(zhǔn)備好，另一種FPGA內(nèi)部邏輯準(zhǔn)備好的狀態(tài)信號，常見的有DCM/PLL的LOCK信號;只有內(nèi)部各邏輯準(zhǔn)備好后，F(xiàn)PGA才能正常工作。另外FPGA內(nèi)部如設(shè)計邏輯的看門狗的話，其產(chǎn)生的復(fù)位屬于這個層次。

　　軟復(fù)位：嚴格的說，應(yīng)屬于調(diào)試接口，指FPGA接收外部指令產(chǎn)生的復(fù)位信號，用于復(fù)位某些模塊，用于定位和排除問題，也屬于可測性設(shè)計的一部分。例如FPGA通過EMIF接口與CPU連接，內(nèi)部設(shè)定軟復(fù)位寄存器，CPU通過寫此寄存器可以復(fù)位FPGA內(nèi)部單元邏輯，通過寫內(nèi)部寄存器進行軟復(fù)位，是復(fù)雜IP常用的功能接口。調(diào)試時，F(xiàn)PGA返回錯誤或無返回，通過軟復(fù)位能否恢復(fù)，可以迅速定位分割問題，加快調(diào)試速度。

　　復(fù)位一般通過與或者或的方式(高電平或、低電平與)，產(chǎn)生統(tǒng)一的復(fù)位給各模塊使用。模塊軟復(fù)位信號，只在本模塊內(nèi)部使用。

　　問題：同步復(fù)位好、還是異步復(fù)位好? XILINX雖然推薦同步復(fù)位，但也不一概而論，復(fù)位的目的是使整個系統(tǒng)處于初始狀態(tài)，這根據(jù)個人寫代碼經(jīng)驗，這些操作都可以，前提是整個設(shè)計為同步設(shè)計，時鐘域之間相互隔開，復(fù)位信號足夠長，而不是毛刺。下面推薦一種異步復(fù)位的同步化方式，其電路圖如下：

　　時鐘和復(fù)位基本上每個模塊的基本輸入，也是FPGA架構(gòu)上首先要規(guī)劃的部分，而不要用到才考慮，搞的整個設(shè)計到處例化DCM或者輸出LOCK進行復(fù)位，這些對于工程的可維護性和問題定位都沒有益處?！吨渭腋裱浴氛f：“宜未雨而綢繆，毋臨渴而掘井。這與FPGA時鐘和復(fù)位的規(guī)劃是同一個意思。