C波段寬帶捷變頻率綜合器設(shè)計(jì)

作者：張子軒彭浩時(shí)間：2014-09-25 來源：電子產(chǎn)品世界

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編者按：　　摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設(shè)計(jì)方法，采用直接數(shù)字頻率合成器(DDS)實(shí)現(xiàn)頻率捷變，采用倍頻鏈路擴(kuò)展輸出帶寬，通過與鎖相環(huán)(PLL)合成產(chǎn)生的本振信號混頻將輸出頻率搬移到C波段。論述了DDS時(shí)鐘電路、倍頻鏈路以及混頻部分的設(shè)計(jì)方法，并給出了達(dá)到的主要技術(shù)指標(biāo)和測試結(jié)果。　　引言　　頻率合成器是現(xiàn)代通訊系統(tǒng)必不可少的關(guān)鍵電路，是電子系統(tǒng)的主要信號源，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。隨著系統(tǒng)對頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個數(shù)的要求越來越高，高穩(wěn)定、低相位噪聲、

　　實(shí)現(xiàn)的性能指標(biāo)如下：

本文引用地址：http://2s4d.com/article/263364.htm

　　輸出頻段：6.5125～6.7375GHz、6.5875～ 6.8125GHz、6.6625～6.8875GHz、6.7375～6.962GHz

　　頻率步進(jìn)：1Hz

　　跳頻速度：≤100ns

　　雜散抑制：≤-58dBc

　　以PLL產(chǎn)生本振為6.075GHz時(shí)為例，該路最終應(yīng)輸出6.5875～6.8125GHz頻率，用頻譜儀測量該路最終混頻輸出的頻譜如圖5所示。

　　該路輸出頻段內(nèi)最大雜散點(diǎn)如圖6所示，此時(shí)雜散抑制為-60dBc左右。

　　4 結(jié)束語

　　本文采用DDS結(jié)合倍頻和上變頻技術(shù)的方案實(shí)現(xiàn)了C波段寬帶捷變頻率綜合器，該頻率合成器具有頻率切換速度快，步進(jìn)小，工作頻帶寬，輸出雜散低等特點(diǎn)，具有較高的工程應(yīng)用價(jià)值。

　　參考文獻(xiàn)：
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