數(shù)字射頻存儲(chǔ)器用GaAs超高速3bit相位體制ADC的設(shè)計(jì)與實(shí)現(xiàn)

上述各級(jí)電路中，最為關(guān)鍵的部分是比較級(jí)電路。通過(guò)它將模擬信號(hào)采樣、量化為數(shù)字信號(hào)，本級(jí)輸出數(shù)字信號(hào)的質(zhì)量將影響后級(jí)觸發(fā)鎖存級(jí)能否可靠工作。所以，它的性能 直接決定了整個(gè)ADC 電路的工作速度。為了獲得高增益及良好的輸入動(dòng)態(tài)范圍，采用栓鎖再生比較器，利用其正反饋的工作原理達(dá)到高的采樣、量化速度，且對(duì)小的輸入信號(hào)仍然能夠正 確工作，為后級(jí)的觸發(fā)鎖存級(jí)提供足夠的量化數(shù)字電平[5]。栓鎖再生比較器的電原理圖如圖3（a）所示。圖3（b）為其在20mVpp 輸入信號(hào)、500MHz 時(shí)鐘作用下的仿真工作特性。

圖3、（a）栓鎖再生比較器；（b）比較器仿真結(jié)果

由圖3可知，該比較器在時(shí)鐘的高電平作用下對(duì)外部輸入信號(hào)進(jìn)行取樣，直至?xí)r鐘的高電平結(jié)束。這一過(guò)程中，比較器負(fù)載電阻端的電平及比較器的輸出端電平均跟隨外部輸入信號(hào)而變。到達(dá)時(shí)鐘的下降沿時(shí)，比較器利用正反饋?zhàn)饔昧⒖虒r(shí)鐘高電平最后時(shí)刻取樣的外部信號(hào)進(jìn)行量化，使比較器的輸出端強(qiáng)置于穩(wěn)態(tài)的高、低電平。因此，比較器的負(fù)載電阻、輸入取樣對(duì)管的柵寬及正反饋量化對(duì)管的柵寬都需要仔細(xì)設(shè)計(jì)，以達(dá)到高增益、高輸出量化擺幅。比較器的后級(jí)采用下降沿D 型觸發(fā)器，利用與比較器相同的時(shí)鐘信號(hào)進(jìn)行觸發(fā)鎖存。為了對(duì)比較器的量化輸出穩(wěn)態(tài)值進(jìn)行可靠觸發(fā)鎖存，需要精細(xì)設(shè)計(jì)整個(gè)ADC 電路的時(shí)鐘分布。最終版圖布局時(shí)恰當(dāng)安排各級(jí)版圖位置，使到達(dá)觸發(fā)鎖存級(jí)的時(shí)鐘信號(hào)稍稍滯后于比較器級(jí)（如δ），即可用同一時(shí)鐘可靠同步整個(gè)ADC電路。最終電路的具體時(shí)序安排如圖4 所示。

圖4、ADC 各級(jí)電路時(shí)鐘時(shí)序分布

由于相位體制ADC的量化對(duì)象是信號(hào)的相位量，因此芯片版圖設(shè)計(jì)時(shí)將片內(nèi)互補(bǔ)時(shí)鐘單元置于整個(gè)電路版圖的中心，保證電路內(nèi)部同一級(jí)4個(gè)通道的時(shí)鐘信號(hào)邊沿相差不大。此外，還要盡量保證各通道內(nèi)部信號(hào)所走路徑長(zhǎng)度一致。

由于本電路最終將采用全離子注入非自對(duì)準(zhǔn)常規(guī)工藝，而ADC 又對(duì)器件的離散非常敏感，所以結(jié)合實(shí)際工藝情況，利用蒙特卡羅分析，計(jì)算了ADC電路對(duì)器件閾值電壓離散的敏感度，進(jìn)而分析電路的成品率。通過(guò)不斷改進(jìn)各 級(jí)電路中器件的柵寬比例使得最終ADC 電路在現(xiàn)有工藝水平下能夠達(dá)到80 %以上的成品率，至此電路設(shè)計(jì)完畢。