大神教你如何做好邏輯設(shè)計(jì)

　　我們先來看開關(guān)時(shí)延，這個(gè)時(shí)延是由器件物理特性決定的，我們沒有辦法去改變，所以我們只能通過改變走線方式和減少組合邏輯的方法來提高工作頻率。

　　1.通過改變走線的方式減少時(shí)延。

　　以altera的器件為例，我們?cè)趒uartus里面的timing closure floorplan可以看到有很多條條塊塊，我們可以將條條塊塊按行和按列分，每一個(gè)條塊代表1個(gè)LAB，每個(gè)LAB里有8個(gè)或者是10個(gè)LE。它們的走線時(shí)延的關(guān)系如下：同一個(gè)LAB中(最快) < 同列或者同行 < 不同行且不同列。

　　我們通過給綜合器加適當(dāng)?shù)募s束(不可貪心，一般以加5%裕量較為合適，比如電路工作在100Mhz，則加約束加到105Mhz就可以了，貪心效果反而不好，且極大增加綜合時(shí)間)可以將相關(guān)的邏輯在布線時(shí)盡量布的靠近一點(diǎn)，從而減少走線的時(shí)延。(注：約束的實(shí)現(xiàn)不完全是通過改進(jìn)布局布線方式去提高工作頻率，還有其它的改進(jìn)措施)

　　2.通過減少組合邏輯的減少時(shí)延。

　　上面我們講了可以通過加約束來提高工作頻率，但是我們?cè)谧鲈O(shè)計(jì)之初可萬萬不可將提高工作頻率的美好愿望寄托在加約束上，我們要通過合理的設(shè)計(jì)去避免出現(xiàn)大的組合邏輯，從而提高電路的工作頻率，這才能增強(qiáng)設(shè)計(jì)的可移植性，才可以使得我們的設(shè)計(jì)在移植到另一同等速度級(jí)別的芯片時(shí)還能使用。

　　我們知道，目前大部分FPGA都基于4輸入LUT的，如果一個(gè)輸出對(duì)應(yīng)的判斷條件大于四輸入的話就要由多個(gè)LUT級(jí)聯(lián)才能完成，這樣就引入一級(jí)組合邏輯時(shí)延，我們要減少組合邏輯，無非就是要輸入條件盡可能的少，，這樣就可以級(jí)聯(lián)的LUT更少，從而減少了組合邏輯引起的時(shí)延。

　　我們平時(shí)聽說的流水就是一種通過切割大的組合邏輯(在其中插入一級(jí)或多級(jí)D觸發(fā)器，從而使寄存器與寄存器之間的組合邏輯減少)來提高工作頻率的方法。比如一個(gè)32位的計(jì)數(shù)器，該計(jì)數(shù)器的進(jìn)位鏈很長(zhǎng)，必然會(huì)降低工作頻率，我們可以將其分割成4位和8位的計(jì)數(shù)，每當(dāng)4位的計(jì)數(shù)器計(jì)到15后觸發(fā)一次8位的計(jì)數(shù)器，這樣就實(shí)現(xiàn)了計(jì)數(shù)器的切割，也提高了工作頻率。

　　在狀態(tài)機(jī)中，一般也要將大的計(jì)數(shù)器移到狀態(tài)機(jī)外，因?yàn)橛?jì)數(shù)器這東西一般是經(jīng)常是大于4輸入的，如果再和其它條件一起做為狀態(tài)的跳變判據(jù)的話，必然會(huì)增加LUT的級(jí)聯(lián)，從而增大組合邏輯。以一個(gè)6輸入的計(jì)數(shù)器為例，我們?cè)Ｍ?dāng)計(jì)數(shù)器計(jì)到111100后狀態(tài)跳變，現(xiàn)在我們將計(jì)數(shù)器放到狀態(tài)機(jī)外，當(dāng)計(jì)數(shù)器計(jì)到111011后產(chǎn)生個(gè)enable信號(hào)去觸發(fā)狀態(tài)跳變，這樣就將組合邏輯減少了。

　　上面說的都是可以通過流水的方式切割組合邏輯的情況，但是有些情況下我們是很難去切割組合邏輯的，在這些情況下我們又該怎么做呢?

　　狀態(tài)機(jī)就是這么一個(gè)例子，我們不能通過往狀態(tài)譯碼組合邏輯中加入流水。如果我們的設(shè)計(jì)中有一個(gè)幾十個(gè)狀態(tài)的狀態(tài)機(jī)，它的狀態(tài)譯碼邏輯將非常之巨大，毫無疑問，這極有可能是設(shè)計(jì)中的關(guān)鍵路徑。那我們?cè)撛趺醋瞿?還是老思路，減少組合邏輯。我們可以對(duì)狀態(tài)的輸出進(jìn)行分析，對(duì)它們進(jìn)行重新分類，并根據(jù)這個(gè)重新定義成一組組小狀態(tài)機(jī)，通過對(duì)輸入進(jìn)行選擇(case語(yǔ)句)并去觸發(fā)相應(yīng)的小狀態(tài)機(jī)，從而實(shí)現(xiàn)了將大的狀態(tài)機(jī)切割成小的狀態(tài)機(jī)。在ATA6的規(guī)范中(硬盤的標(biāo)準(zhǔn))，輸入的命令大概有20十種，每一個(gè)命令又對(duì)應(yīng)很多種狀態(tài)，如果用一個(gè)大的狀態(tài)機(jī)(狀態(tài)套狀態(tài))去做那是不可想象的，我們可以通過case語(yǔ)句去對(duì)命令進(jìn)行譯碼，并觸發(fā)相應(yīng)的狀態(tài)機(jī)，這樣做下來這一個(gè)模塊的頻率就可以跑得比較高了。

　　總結(jié)：提高工作頻率的本質(zhì)就是要減少寄存器到寄存器的時(shí)延，最有效的方法就是避免出現(xiàn)大的組合邏輯，也就是要盡量去滿足四輸入的條件，減少LUT級(jí)聯(lián)的數(shù)量。我們可以通過加約束、流水、切割狀態(tài)的方法提高工作頻率。

　　做邏輯的難點(diǎn)在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證

　　剛?cè)ス镜臅r(shí)候BOSS就和我講，做邏輯的難點(diǎn)不在于RTL級(jí)代碼的設(shè)計(jì)，而在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面。目前國(guó)內(nèi)對(duì)可綜合的設(shè)計(jì)強(qiáng)調(diào)的比較多，而對(duì)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面似乎還沒有什么資料，這或許也從一個(gè)側(cè)面反映了國(guó)內(nèi)目前的設(shè)計(jì)水平還比較低下吧。

　　以前在學(xué)校的時(shí)候，總是覺得將RTL級(jí)代碼做好就行了，仿真驗(yàn)證只是形式而已，所以對(duì)HDL的行為描述方面的語(yǔ)法不屑一顧，對(duì)testbench也一直不愿意去學(xué)--因?yàn)橛X得畫波形圖方便;對(duì)于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)更是一點(diǎn)都不懂了。

　　到了公司接觸了些東西才發(fā)現(xiàn)完全不是這樣。

　　其實(shí)在國(guó)外，花在仿真驗(yàn)證上的時(shí)間和人力大概是花在RTL級(jí)代碼上的兩倍，現(xiàn)在仿真驗(yàn)證才是百萬門級(jí)芯片設(shè)計(jì)的關(guān)鍵路徑。仿真驗(yàn)證的難點(diǎn)主要在于怎么建模才能完全和準(zhǔn)確地去驗(yàn)證設(shè)計(jì)的正確性(主要是提高代碼覆蓋)，在這過程中，驗(yàn)證速度也是很重要的。

　　驗(yàn)證說白了也就是怎么產(chǎn)生足夠覆蓋率的激勵(lì)源，然后怎么去檢測(cè)錯(cuò)誤。我個(gè)人認(rèn)為，在仿真驗(yàn)證中，最基本就是要做到驗(yàn)證的自動(dòng)化。這也是為什么我們要寫testbench的原因。在我現(xiàn)在的一個(gè)設(shè)計(jì)中，每次跑仿真都要一個(gè)小時(shí)左右(這其實(shí)算小設(shè)計(jì))。由于畫波形圖無法做到驗(yàn)證自動(dòng)化，如果用通過畫波形圖來仿真的話，一是畫波形會(huì)畫死(特別是對(duì)于算法復(fù)雜的、輸入呈統(tǒng)計(jì)分布的設(shè)計(jì))，二是看波形圖要看死，三是檢錯(cuò)率幾乎為零。

　　那么怎么做到自動(dòng)化呢?我個(gè)人的水平還很有限，只能簡(jiǎn)單地談下BFM(bus function model，總線功能模型)。

　　以做一個(gè)MAC的core為例(背板是PCI總線)，那么我們需要一個(gè)MAC_BFM和PCI_BFM及PCI_BM(PCI behavior model)。MAC_BFM的主要功能是產(chǎn)生以太網(wǎng)幀(激勵(lì)源)，隨機(jī)的長(zhǎng)度和幀頭，內(nèi)容也是隨機(jī)的,在發(fā)送的同時(shí)也將其復(fù)制一份到PCI_BM中;PCI_BFM的功能則是仿PCI總線的行為，比如被測(cè)收到了一個(gè)正確幀后會(huì)向PCI總線發(fā)送一個(gè)請(qǐng)求，PCI_BFM則會(huì)去響應(yīng)它，并將數(shù)據(jù)收進(jìn)來;PCI_BM的主要功能是將MAC_BFM發(fā)送出來的東西與PCI_BFM接收到的東西做比較，由于它具有了MAC_BFM的發(fā)送信息和PCI_BFM的接收信息，只要設(shè)計(jì)合理，它總是可以自動(dòng)地、完全地去測(cè)試被測(cè)是否工作正常，從而實(shí)現(xiàn)自動(dòng)檢測(cè)。

　　華為在仿真驗(yàn)證方面估計(jì)在國(guó)內(nèi)來說是做的比較好的，他們已建立起了比較好的驗(yàn)證平臺(tái)，大部分與通信有關(guān)的BFM都做好了，聽我朋友說，現(xiàn)在他們只需要將被測(cè)放在測(cè)試平臺(tái)中，并配置好參數(shù)，就可以自動(dòng)地檢測(cè)被測(cè)功能的正確與否。

　　在功能仿真做完后，由于我們做在是FPGA的設(shè)計(jì)，在設(shè)計(jì)時(shí)已經(jīng)基本保證RTL級(jí)代碼在綜合結(jié)果和功能仿真結(jié)果的一致性，只要綜合布局布線后的靜態(tài)時(shí)序報(bào)告沒有違反時(shí)序約束的警告，就可以下到板子上去調(diào)試了。事實(shí)上，在華為中興，他們做FPGA的設(shè)計(jì)時(shí)也是不做時(shí)序仿真的，因?yàn)樽鰰r(shí)序仿真很花時(shí)間，且效果也不見得比看靜態(tài)時(shí)序分析報(bào)告好。

　　當(dāng)然了，如果是ASIC的設(shè)計(jì)話，它們的仿真驗(yàn)證的工作量要大一些，在涉及到多時(shí)鐘域的設(shè)計(jì)時(shí)，一般還是做后仿的。不過在做后仿之前，也一般會(huì)先用形式驗(yàn)證工具和通過靜態(tài)時(shí)序分序報(bào)告去查看有沒有違反設(shè)計(jì)要求的地方，這樣做了之后，后仿的工作量可以小很多。

　　在HDL語(yǔ)言方面，國(guó)內(nèi)語(yǔ)言很多人都在爭(zhēng)論VHDL和verilog哪個(gè)好，其實(shí)我個(gè)人認(rèn)為這并沒有多大的意義，外面的大公司基本上都是用verilog在做RTL級(jí)的代碼，所以還是建議大家盡量學(xué)verilog。在仿真方面，由于VHDL在行為級(jí)建模方面弱于verilog，用VHDL做仿真模型的很少，當(dāng)然也不是說verilog就好，其實(shí)verilog在復(fù)雜的行為級(jí)建模方面的能力也是有限的，比如目前它還不支持?jǐn)?shù)組。在一些復(fù)雜的算法設(shè)計(jì)中，需要高級(jí)語(yǔ)言做抽象才能描述出行為級(jí)模型。在國(guó)外，仿真建模很多都是用System C和E語(yǔ)言，用verilog的都算是很落后的了，國(guó)內(nèi)華為的驗(yàn)證平臺(tái)好像是用System C寫。

　　在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)方面，由于我做的設(shè)計(jì)還不夠大，還談不上什么經(jīng)驗(yàn)，只是覺得必須要具備一些計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的知識(shí)才行。劃分的首要依據(jù)是功能，之后是選擇合適的總線結(jié)構(gòu)、存儲(chǔ)結(jié)構(gòu)和處理器架構(gòu)，通過系統(tǒng)結(jié)構(gòu)劃分要使各部分功能模塊清晰，易于實(shí)現(xiàn)。這一部分我想過段時(shí)間有一點(diǎn)體會(huì)了再和大家分享，就先不誤導(dǎo)大家了。