用于MF-TDMA衛(wèi)星通信系統(tǒng)的數(shù)據(jù)采集卡設計

1 引言

目前，MF-TDMA多址方式被廣泛地應用于衛(wèi)星通信體制中，主要用來承載IP通信的業(yè)務。在MF-TDMA衛(wèi)星通信系統(tǒng)中，下變頻后的中頻模擬信號的數(shù)字化采集是對其進行后端數(shù)字信號處理的基礎。目前，大部分數(shù)據(jù)采集傳輸多采取基于PCI總線協(xié)議的高速數(shù)據(jù)傳輸方式，而基于母板加背板的系統(tǒng)，其模塊化程度、靈活性更高。例如，采用一塊用作數(shù)據(jù)處理的母板加一塊數(shù)據(jù)采集的AD板和一塊DA變換的DA板，就可以構成一套完整的TDMA衛(wèi)星信號還原系統(tǒng)。

PCI Mezzanine Card(PMC)標準基于PCI協(xié)議。PMC背板的物理接口由4個64管腳的接插件組成，分別是PN1，PN2，PN3和PN4。采用PMC背板，是獲得高速數(shù)據(jù)傳輸和擴展母板系統(tǒng)功能的一種良好方案。筆者設計了一種PMC背板標準的數(shù)據(jù)采集卡，該采集卡增加了數(shù)字下變頻(DDC)模塊對數(shù)據(jù)進行預處理，擴展了系統(tǒng)功能。

2 數(shù)據(jù)采集卡硬件結構

該采集卡采用的母板基于ADSP-TS201DSP芯片，并行信號處理板上有4片TS201，有2個PMC背板接口，用來完成MF-TDMA中頻模擬信號的A／D變換、數(shù)字下變頻(DDC)和數(shù)據(jù)的高速采集工作。系統(tǒng)硬件結構如圖1所示。

先對中頻模擬信號進行A／D變換后，數(shù)字信號分兩路傳輸：一路經(jīng)專用的DDC芯片進行數(shù)字下變頻處理，調整信號的頻率和速率；一路直接送入FPGA，利用FP-GA的IP核設計DDC模塊，對其進行下變頻。這樣，可根據(jù)需要靈活選擇數(shù)字下變頻模塊。本系統(tǒng)使用專用的DDC芯片實現(xiàn)數(shù)字下變頻，得到的基帶信號送入FPGA中。這時，為數(shù)據(jù)輸出也設計了兩條通路。一條通路是將FPGA作為局部總線處理器與PCI-IO接口芯片進行通信，控制接口芯片實現(xiàn)局部總線和PCI總線的協(xié)議轉換，由PMC背板上PN1～PN3口定義的PCI總線接口將數(shù)據(jù)傳輸至主機或數(shù)據(jù)處理母板。另一條通路是利用PMC的PN4口自定義一個高速接口，通過FPGA的控制，將數(shù)據(jù)送至數(shù)據(jù)處理母板。其中，F(xiàn)PGA和PCI-IO接口芯片是整個系統(tǒng)的核心，最重要的數(shù)據(jù)傳輸及控制都由其協(xié)同工作完成。主要芯片有：

1) A／D芯片選用AD公司的AD6645芯片，14 bit量化輸出，采樣率105 MS／s，SFDR 100 dB，采樣時鐘80 MHz。

2) DDC芯片選用TI公司的GC4016芯片，提供4個獨立的下變頻通道，每個通道有I和Q兩路輸出，可配置數(shù)字下變頻的各種參數(shù)，如載頻、相位、濾波器系數(shù)、重采樣濾波系數(shù)、抽取因子、輸出模式等。每個控制寄存器都有一個唯一的5 bit地址，寄存器位寬為8 bit。

3) FPGA芯片選用ALTERA公司的高性能芯片EP2S60F484C5。

4) PCI-IO接口芯片選用PLX公司的PCI9656芯片，可完成64 bit／66 MHz PCI總線和32 bit／66 MHz用戶局端總線的協(xié)議轉換，是比較先進的PCI接口芯片。

3 系統(tǒng)軟件結構

系統(tǒng)的總體軟件結構如圖2所示。

系統(tǒng)運行時，由主機應用程序發(fā)送消息給設備PCI驅動程序，驅動程序接收到消息后翻譯成PCI總線上的I／O操作信息，再經(jīng)過PCI9656的總線協(xié)議轉換，通過局部總線將此消息傳遞給FPGA，最終由接口控制邏輯進行相應的處理。

1) FPGA接口控制邏輯設計

FPGA的接口控制邏輯主要完成以下工作：對PCI總線上發(fā)送的控制命令進行譯碼、采集并簡單處理DDC輸出的基帶數(shù)據(jù)、緩存數(shù)據(jù)、通過PCI總線或用戶自定義接口傳輸基帶數(shù)據(jù)等。圖3是接口控制邏輯的原理框圖。

首先，基帶數(shù)據(jù)采集模塊按照基帶數(shù)據(jù)的輸出時序將有效數(shù)據(jù)采集下來，再將數(shù)據(jù)送人兩個通道進行傳輸：用戶自定義接口和PCI接口。例如使用PCI接口傳輸數(shù)據(jù)，當數(shù)據(jù)寫入PCI接口FIFO至半滿時，發(fā)起一次局部端中斷，并被映射為PCI端中斷，響應中斷后在中斷服務程序中啟動一次PCI9656的DMA讀操作，將FIFO中的數(shù)據(jù)讀出，傳至主機或數(shù)據(jù)處理母板。

局部總線接口模塊用于FPGA和PCI9656的局部總線時序連接，即實現(xiàn)從模式寫操作和DMA讀操作的局部總線時序，按照PCI9656局部總線處理流程設計即可。

控制命令譯碼模塊用于將局部總線Space0地址存放的控制命令進行譯碼輸出，再存儲在控制命令寄存器中，以控制系統(tǒng)的運作?？刂泼畎ǎ篎IFO的控制信號、PCI中斷使能、數(shù)據(jù)通路選擇信號等；DDC控制寄存器的片選信號、寫使能、讀使能、地址和數(shù)據(jù)等?？刂泼畈捎肞CI9656的從模式單周期寫操作進行傳輸。

2) 設備PCI驅動程序

基本功能是對設備進行識別和初始化、對內存和I／O端口進行操作、對中斷進行設置、響應和調用等，來控制PCI總線上的數(shù)據(jù)操作。在本系統(tǒng)中，驅動程序由PLX公司提供的軟件開發(fā)包(SDK)產(chǎn)生，將該開發(fā)包安裝在操作系統(tǒng)中，驅動程序就可以直接應用。

3) 主機應用程序的開發(fā)

主機應用程序完成的工作有：DDC控制寄存器的配置、數(shù)據(jù)采集與預處理的控制、中斷的控制、數(shù)據(jù)的采集、存盤等。主機應用程序是基于PLX SDK中提供的APIDLL，利用VC++6.0程序框架開發(fā)的，該DLL文件名為PlxApi.dll。數(shù)據(jù)的采集、存盤是在一個獨立線程中完成的，具體的應用程序流程如圖4所示。

4 測試方案及結果

在采集卡中，大部分數(shù)據(jù)都是通過PCI接口傳輸?shù)?，而FPGA和PCI9656是PCI接口的核心，因此須對PCI9656局部總線時序進行測試，保證PCI接口正常工作。在此基礎上，再對一個實際的MF-TDMA衛(wèi)星信號進行采集測試，檢測其總體性能。

1) FPGA邏輯控制時序的測試

應用PCI接口時，主要通過FPGA對PCI9656的局部總線進行邏輯控制，進而實現(xiàn)總線時序，以達到數(shù)據(jù)傳輸?shù)哪康摹?/P>

由測試結果得知，在FPGA中正確地實現(xiàn)了PCI接口的局部總線時序，數(shù)據(jù)傳輸正常。

2) 信號采集實測

保證PCI接口正常工作之后，實際選取一個MF-TDMA中頻模擬信號進行采集實測。該中頻信號中心頻率為70.3 MHz，帶寬為400 kHz?；緶y試參數(shù)如下：A／D采樣率為80 MS／s；DDC輸出時鐘頻率為80 MHz；DDC載波頻率：70 MHz；DDC輸出模式：單通道，通道A；DDC輸出基帶信號的符號速率為1.52 Mbaud。

測試時，將該中頻模擬信號送人數(shù)據(jù)采集卡，對DDC進行如上的配置，然后開始采集。將采集到的數(shù)字化中頻信號和基帶信號保存在文件Samplel.dat和Sam-ple2.dat中，用CoolEdit Pro軟件進行回放，分析數(shù)據(jù)的波形、頻譜，檢驗采集結果。圖5是下變頻之后得到基帶信號頻譜，信噪比SNR=59 dB。由于噪聲的干擾，損失了3 dB的信噪比，信號能量集中在300 kHz的頻率上。測試結果證明，中心頻率為70.3 MHz的中頻信號經(jīng)過A／D變換、DDC，以及PCI接口的傳輸，準確采集到中心頻率為300 kHz的基帶信號。改變測試條件時，可以得到類似的效果。

5 小結

本文介紹了一種應用于MF-TDMA衛(wèi)星通信系統(tǒng)的數(shù)據(jù)采集卡，采用基于PCI總線協(xié)議的PMC背板標準構建，模塊化程度高、靈活性好。筆者對系統(tǒng)硬件架構、FPGA的控制邏輯、PCI接口的實現(xiàn)、系統(tǒng)的控制等關鍵技術進行了分析和設計。在完成硬件和軟件設計的基礎上，用Agilent1682AD邏輯分析儀和實際的MF-TDMA衛(wèi)星信號進行測試驗證。結果表明，該系統(tǒng)可以穩(wěn)定的工作，能夠準確地采集到MF-TDMA中頻信號。