基于DSP+FPGA的WCDMA系統(tǒng)基帶發(fā)送實現(xiàn)方案

引言

隨著Internet的迅猛發(fā)展和各種無線業(yè)務需求的增加，目前以承載單一話音業(yè)務為主的無線通信網已經越來越不適應人們的需要，所以，以大容量、高數(shù)據率和承載多媒體業(yè)務為目的的第三代移動通信系統(tǒng)(IMT-2000)成為無線通信的發(fā)展方向。碼分多址(CDMA)技術憑借其良好的抗噪性、保密性和低功率等優(yōu)點成為第三代移動通信中最主要的多址接入技術。
和傳統(tǒng)的CDMA系統(tǒng)相比，第三代移動通信的最大特點在于能支持多種速率的業(yè)務，從話音到分組數(shù)據到多媒體業(yè)務，并能根據具體的業(yè)務需要，提供必要的帶寬。3GPP協(xié)議規(guī)定WCDMA系統(tǒng)支持的業(yè)務類型包括：5.15Kbps~12.2Kbps話音數(shù)據、64Kbps電路數(shù)據、144Kbps分組數(shù)據和384Kbps分組數(shù)據。然而，對不同速率業(yè)務的基帶處理，所需的存儲量、運算量以及處理延時差異很大。因此，采用何種硬件結構能有效地處理各種業(yè)務是本文所要探討的問題。

本文首先介紹WCDMA系統(tǒng)的無線信道的基帶發(fā)送方案，說明其對多媒體業(yè)務的支持以及實現(xiàn)的復雜性。然后，從硬件實現(xiàn)角度，進行了DSP和FPGA的性能比較，提出DSP+FPGA基帶發(fā)送的實現(xiàn)方案，并以基站分系統(tǒng)(BTS)的發(fā)送單元為例，具體給出了該實現(xiàn)方案在下行無線信道基帶發(fā)送單元中的應用。

WCDMA基帶發(fā)送方案

WCDMA系統(tǒng)的發(fā)送單元實現(xiàn)無線信道的基帶數(shù)據處理(CRC校驗、糾錯編碼、速率適配、交織、復用、成幀)、擴頻加擾、合路與功率控制、成型濾波、D/A轉換、最后提供給模擬前端。下面以下行鏈路為例，分別給出基帶數(shù)據處理方案和擴頻加擾調制方案。

圖1下行傳輸信道復用結構

在基帶處理流程中(如圖1所示)，每個傳輸信道(TrCH)對應一個業(yè)務，由于各種業(yè)務對時延的要求不同，所以其發(fā)送時間間隔(TTI)是不同的(TTI∈{10ms，20ms，40ms，80ms})。具體步驟如下：

首先將各傳輸信道的一個發(fā)送時間間隔(TTI)內的輸入數(shù)據劃分成各傳輸塊，并在每塊末尾加上CRC校驗比特位，以便收端進行差錯檢測。

其次將加上校驗位后的所有傳輸塊串行級聯(lián)起來。如果級聯(lián)后的數(shù)據量大于規(guī)定的最大編碼塊尺寸，則需對級連后的數(shù)據塊進行分段處理，分成若干個尺寸相同編碼塊，使每個編碼塊的尺寸小于或等于最大編碼塊尺寸。對于不同的編碼方式，最大編碼塊尺寸不同。其中，卷積編碼:Z=504；Turbo編碼:Z=5114(Z表示最大編碼塊尺寸)。

WCDMA所采用的糾錯編碼有兩種：Turbo碼和卷積碼。無線信道編碼是為了接收機能夠檢測和糾正由于傳輸媒介帶來的信號誤差，同時在原數(shù)據流中加入了冗余信息，提高了數(shù)據傳輸速率。卷積編碼與Turbo編碼相比，前者具有譯碼速度快，時延小等優(yōu)點；但對較高速率的信道，在滿足相同QoS的條件下，后者對信噪比的要求更低。對于數(shù)據量小，要求實時性高的業(yè)務采用卷積編碼,如語音業(yè)務；而對數(shù)據量大，實時性要求不高的業(yè)務采用Turbo編碼，如IP業(yè)務，多媒體業(yè)務。

為了將傳輸信道的數(shù)據適配到物理信道上去，要對編碼后的數(shù)據流進行速率適配。速率適配是將傳輸信道上的數(shù)據按比特重復或鑿去，使得即使不同傳輸間隔上數(shù)據比特數(shù)不同，經過傳輸信道復接后的總數(shù)據比特數(shù)對于給定的物理信道總是不變的。

在數(shù)據塊的基帶處理過程中有兩次交織操作，即第一次交織和第二次交織。交織的作用是將原始數(shù)據序列打亂，使得交織前后數(shù)據序列的相關性減弱，提高系統(tǒng)對突發(fā)性錯誤的抗干擾能力。兩次交織均采用列間交織模式，即先將數(shù)據逐行寫入矩形陣列中去，再按一定的列交織模式逐列讀出。

一個傳輸信道與一種業(yè)務類型相對應，在物理層，有時需要將不同的業(yè)務數(shù)據復接在一起，通過一個物理信道進行傳輸，這個過程就是物理層的業(yè)務復接。

物理信道的擴頻由兩步組成。第一步是信道化，即將每個數(shù)據符號轉化為多個碼片,以增加信號的帶寬。每個數(shù)據符號內的碼片數(shù)被稱做擴頻因子(SF)；第二步為加擾，由此給擴頻信號加擾。在下行鏈路中，兩個連續(xù)符號組成的符號對經過串并變換，映射到I和Q支路上。映射的結果是偶數(shù)號和奇數(shù)號的符號分別映射到I和Q支路上。I和Q支路由相同的實值信道化碼Cch,SF,m擴頻到碼片速率，然后將I和Q支路上實值的碼片序列變換成復值碼片序列。該序列由復值的擾碼Sdl,n加擾(復數(shù)相乘)。具體的擴頻加擾框圖(如圖2所示)。

圖2除SCH外所有下行物理信道的擴頻

調制信號的碼片速率為3.84Mcps，擴頻過程產生的復值碼片序列的調制為QPSK，具體的調制框圖(如圖3所示)。

圖3下行鏈路調制

實現(xiàn)方案

基帶數(shù)據處理的電路結構

本文提出了“DSP＋FPGA線性流水陣列結構”的實現(xiàn)方案：使用DSP與大規(guī)模FPGA協(xié)同處理基帶發(fā)送數(shù)據。該處理單元以DPS芯片為核心，構造一個小的DSP系統(tǒng)，電路結構如圖4所示。

在基帶處理單元中，低層的信號預處理算法處理的數(shù)據量大，對處理速度的要求高，但運算結構相對比較簡單，因而適于用FPGA進行硬件實現(xiàn)，這樣能同時兼顧速度及靈活性。相比之下，高層處理算法的特點是所處理的數(shù)據量較低層算法少，但算法的控制結構復雜，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片來實現(xiàn)。

在圖4的電路結構中，DSP處理器利用其強大的I/O功能實現(xiàn)單元電路內部和各個單元之間的通信。從DSP的角度來看，可重構器件FPGA相當于它的協(xié)處理器。DSP通過本地總線對FPGA進行配置、參數(shù)設置及數(shù)據交互，實現(xiàn)軟硬件之間的協(xié)同處理。DSP和FPGA各自帶有RAM，用于存放處理過程所需要的數(shù)據及中間結果。除了DSP芯片和可重構器件FPGA外，硬件設計還包括一些外圍的輔助電路，如FLASHEEPROM、外部存儲器等。其中，F(xiàn)LASHEEPROM中存儲了DSP的執(zhí)行程序；外部存儲器則作為FPGA的外部RAM擴展，用于存放數(shù)據處理過程中所需的映射圖樣。

基帶處理單元的需求估計

基帶處理單元的需求估計主要包含以下兩個方面：

●各個業(yè)務傳輸通道的數(shù)據處理:以無線信道承載的最高業(yè)務速率384Kbps為例進行分析。根據3GPP協(xié)議TS25.211，為支持該種速率業(yè)務所要求的信道比特速率最大不超過960K(對應擴頻增益SF=8，每10ms幀內的比特數(shù)是9600bits)。系統(tǒng)在1個10ms幀