交換接口控制器的可擴展設計

對于終端突發(fā)數據，如果在最后的TLP字中的所有字節(jié)都有效或與末塊終接(terminal with end pad)，則PI2 SAR代碼就是“終端”，來表示最后的字中有效字節(jié)的數目。

如果SPI4.2突發(fā)數據包長度超過ASI TLP有效載荷長度的話，PI2 SAR被用于將SPI4.2數據包分段和重組。接收到的SPI4.2突發(fā)數據包在橋接中被分段為ASI接口支持的有效載荷的長度(圖4)。

至于封裝，三個TLP的PI2 SAR代碼被分別設置為代表“初始”、“中間”和“終止”或“末塊終接”。對于重組，來自每一個關聯(lián)域的AS片段被重組成完整的數據包。一旦獲得完整的數據包，它就被映射到一個SPI4.2通道并在突發(fā)數據包中輸出。來自SPI4.2不同通道的突發(fā)數據包可以交織在一起。

映射流量類型、等級和目的端口

交換接口必須與數據一起傳輸若干重要屬性。這些屬性包括流量類型(單播或多播)、等級、目的端口和擁塞管理。這些參數都在AS中得到支持。然而，在SPI4.2中，該信息被映射在SPI4.2通道編號中或SPI4.2有效載荷內的專有報頭。

SPI4.2利用三級擁塞指示(空虛、未滿、飽滿)進行基于信用量的流控制。通過預置與空虛和未滿狀態(tài)相對應的最大突發(fā)數據量(Maxburst1和Maxburst2)，發(fā)送器會再次裝滿信用量。

圖5：典型單10Gbps端口中的雙網絡處理器及配備專用FIC的全雙工線卡。

ASI具有多個流控制選項：VC，它是一個基于信用量的流控制；用于源速率控制的令牌桶；按照類或者流隊列的基于狀態(tài)的流控制。

橋接內的擁塞管理是橋接架構和緩沖機制的不可缺少的組成部分。橋接可以采用兩種基本架構，或者采用具有很少或沒有緩沖的直通(flow-through)，或者每一個接口采用單級或兩級緩沖。

在直通架構中，流控制信息被生成并在外部作用于橋上。該方法簡化了橋的設計，但是，增加了源和流控制的目的端口之間的延遲時間，因此可能需要增加緩沖資源。

在有緩沖的架構中，橋接本身遵照流控制信息，因此需要內部緩沖。內部橋接緩沖可以由兩個接口共享(單級)，或每一個接口配備自己的關聯(lián)緩沖器，稱為兩級緩沖處理。

入口網絡處理器接收端口被配置為物理器件接口的SPI4，而發(fā)送端口被配置為交換接口的SPI4.2，連接到專有的FIC(圖5)。FIC支持全雙工SPI4.2接口和多達24個速率為2.5Gbps的全雙工PCI Express SERDES(串行化/解串化)鏈路，一個10Gbps的全雙工鏈路端口需要4個SERDES鏈路。不用的SERDES鏈路可以通過器件配置寄存器的設置來關閉供電。在這個10Gbps的例子中，NPU通過PCI本地總線接口配置EP1SGX40內部的“配置和狀態(tài)”寄存器。

專有FIC參考設計

專有FIC參考設計平臺是采用英特爾的IXDP2401先進開發(fā)平臺設計和驗證的。AdvancedTCA機架把連接AdvancedTCA高速交換接口的兩個IXMB2401網絡處理器承載卡(carrier card)互連起來，承載卡是采用一塊IXP2400處理器設計的PICMG3.x兼容板。承載卡采用標準組件結構，包含4個子卡槽位和一個可選交換接口子卡槽位，以便連接到AdvancedTCA背板上區(qū)域2的交換接口引腳。

專有的、基于FPGA的交換接口子卡(mezzanine card)槽位的設計使其可插入承載卡，并提供一個可重配置的FIC和可選的流量管理開發(fā)板。FIC使處理器與AdvancedTCA交換結構相互連接。利用包含兼容PCI Express與XAUI的多通道收發(fā)器的可重復編程器件，可以提供可擴展的開發(fā)平臺，以便快速設計和驗證2.5Gbps到10Gbps的AdvancedTCA FIC設計(圖6)。

工作模式

參考設計的主要工作模式接收來自處理器入口端的32位SPI3或16位SPI4.2數據，通過FPGA集成收發(fā)器將數據流傳輸到AdvancedTCA背板，并將背板數據流通過32位SPI3或16位SPI4.2接口傳回處理器的出口端。

集成收發(fā)器經由處理器的SlowPort出口來配置。參考設計支持若干其它工作模式，包括SPI4.2接口環(huán)回、ASI接口環(huán)回、流量管理、交換結構數據包生成和監(jiān)測。

FPGA和結構化ASIC FIC

采用專有的多FPGA和結構化ASIC技術，可以開發(fā)可擴展的PCI Express、ASI橋和端點。內建兼容PCI Express收發(fā)器的高密度、高性能的FPGA，可以提供：1. 具有可擴展的2.5鏈路的整體解決方案；2. 對每一個通道運行速率高達1Gbps的接口進行動態(tài)相位校正(DPA)；3. 多種封裝選擇和高達40,000邏輯單元的密度選項。

可選的FPGA結合獨立的兼容PCI Express的SERDES，如PMC-Sierra的PM8358 QuadPHY 10GX器件可用于對成本的關注超過對性能和擴展功能需求的應用，從而提供低成本的1x、2x和4x(路)靈活的解決方案。高密度、高性能FPGA與獨立的、兼容PCI Express的SERDES的結合，可被移植到專用的結構化ASIC，以提供所需要的最高密度、最快性能和最大數量的應用。