基于ISA總線的通用多DSP目標(biāo)系統(tǒng)

隨著大規(guī)模集成電路水平的發(fā)展，以數(shù)字信號(hào)處理器(Digital Signal Process，DSP)為基礎(chǔ)的實(shí)時(shí)數(shù)字信號(hào)處理技術(shù)正在迅速發(fā)展，現(xiàn)已廣泛應(yīng)用于圖像處理技術(shù)、語聲處理、智能化儀表、生物醫(yī)學(xué)與工程、通信、自動(dòng)控制等領(lǐng)域。由Analog Device公司生產(chǎn)的ADSP是應(yīng)用非常廣泛的一類DSP，其典型產(chǎn)品有定點(diǎn)的ADSP2181和浮點(diǎn)的ADSP21060。在許多實(shí)際系統(tǒng)中，需要采用多片DSP級(jí)聯(lián)的方式進(jìn)行處理。因此，ADSP2181經(jīng)常經(jīng)級(jí)聯(lián)后用在實(shí)際系統(tǒng)中，我們?cè)O(shè)計(jì)了基于ISA總線的通用多DSP目標(biāo)系統(tǒng)，這種系統(tǒng)可以用于早期研發(fā)及各種算法的硬件平臺(tái)，他對(duì)縮短實(shí)際系統(tǒng)開發(fā)周期、項(xiàng)目預(yù)研等都有重要意義和應(yīng)用價(jià)值。

2 通用多DSP 目標(biāo)系統(tǒng)的構(gòu)成

通用多DSP 目標(biāo)系統(tǒng)的構(gòu)成由6片ADSP2181、2片A/D變換器以及實(shí)現(xiàn)邏輯功能的FPGA組成，其原理框圖如圖1所示。

(1)處理系統(tǒng)

整個(gè)處理系統(tǒng)由6片DSP構(gòu)成，他完成對(duì)2路模擬信號(hào)的采集和數(shù)據(jù)處理。本系統(tǒng)采用的是Analog Device公司較為典型的定點(diǎn)DSP系列ADSP2181，相鄰2片DSP之間的串口數(shù)據(jù)的發(fā)送與接收、幀同步信號(hào)的發(fā)送與接收分別對(duì)應(yīng)相連，數(shù)據(jù)的傳輸采用自動(dòng)緩沖的方式。

(2)系統(tǒng)輸入

系統(tǒng)輸入的模擬信號(hào)由2路精度為12b的串行A／D變換器完成，采樣率最高達(dá)400kS／s，輸入模擬量為單極性(0～2．5V)信號(hào)。模擬信號(hào)經(jīng)A／D變換器后以串行方式送入第1片DSP。

(3)時(shí)序控制

系統(tǒng)時(shí)序控制由FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)實(shí)現(xiàn)，系統(tǒng)采用Altera公司的FPGA芯片EPFl0K10，其實(shí)現(xiàn)的主要功能有：

①產(chǎn)生ISA總線對(duì)各片DSP訪問的地址譯碼與控制；

②產(chǎn)生通過IDMA端口訪問DSP所需的控制信號(hào)IAL，IWR， IRD和IS；

③產(chǎn)生各個(gè)DSP的復(fù)位信號(hào)；

④產(chǎn)生滿足A／D轉(zhuǎn)換器時(shí)序要求的控制信號(hào)CLK(串口時(shí)鐘)和CONV(轉(zhuǎn)換控制)。

另外，F(xiàn)PGA還完成了DSP與ISA總線之間數(shù)據(jù)傳輸所需的控制時(shí)序，有效地保證了數(shù)據(jù)傳輸?shù)目煽啃浴?