DSP接口效率的分析與提高

當(dāng)ＤＳＰ與低速器件接口時(shí)，可以通過設(shè)置ＤＳＰ片內(nèi)的等待狀態(tài)產(chǎn)生控制寄存器（ＷＳＧＲ），在相應(yīng)的程序空間、數(shù)據(jù)空間或Ｉ／Ｏ空間產(chǎn)生１～７個等待周期，以使ＤＳＰ的訪問速度能和低速器件相匹配。當(dāng)在同一空間內(nèi)既有低速器件又有高速器件時(shí)，通常ＷＳＧＲ的延時(shí)值被設(shè)置成與速度最慢的器件相一致，以保證ＤＳＰ對所有的器件都能進(jìn)行正確的訪問。若對高速器件的操作很頻繁，則這種對整個空間的延時(shí)將極不合理地降低系統(tǒng)速度。例如，有些系統(tǒng)在數(shù)據(jù)空間同時(shí)擴(kuò)展有ＲＡＭ和ＲＯＭ。而ＲＯＭ的速度一般遠(yuǎn)遠(yuǎn)低于ＲＡＭ，其訪問周期一般為１００～２００ｎｓ，即使ＤＳＰ和ＲＡＭ的訪問速度均可達(dá)到２５ｎｓ，但對整個數(shù)據(jù)空間進(jìn)行延時(shí)后，ＤＳＰ也只能以ＲＯＭ的訪問速度（１００～２００ｎｓ）對ＲＡＭ進(jìn)行訪問。在這種情況下，首先應(yīng)考慮使用軟件方法提高效率。其方法是在默認(rèn)的情況下將ＷＳＧＲ設(shè)置成與高速器件一致，當(dāng)要訪問低速器件時(shí)再修改ＷＳＧＲ的值。ＤＳＰ常常對外部器件進(jìn)行連續(xù)操作，在這種情況下，軟件方法還是比較有效的。但最大問題在于增加了軟件負(fù)擔(dān)和不穩(wěn)定因素。顯然，效率最高的情況是，既不需要修改ＷＳＧＲ，ＤＳＰ又能以外部器件本身的速度對它們進(jìn)行訪問。事實(shí)上，只要能夠產(chǎn)生適當(dāng)?shù)男盘柨刂疲模樱械模遥牛粒模俣耍涂梢赃_(dá)到這個目的。ＤＳＰ在開始一個外部總線的操作后，會在每一個ＣＬＫＯＵＴ信號（ＤＳＰ的時(shí)鐘輸出）的上升沿時(shí)刻對ＲＥＡＤＹ端進(jìn)行查詢，若ＲＥＡＤＹ為低，則保持總線的狀態(tài)不變，然后在下一個ＣＬＫＯＵＴ上升沿時(shí)刻再次查詢，直至查詢到ＲＥＡＤＹ為高時(shí)結(jié)束本次總線訪問。下面的設(shè)計(jì)實(shí)例中介紹的硬件等待電路（見圖１）能夠?qū)崿F(xiàn)這個功能。它針對不同的外部器件產(chǎn)生相應(yīng)的等待信號送到ＤＳＰ的ＲＥＡＤＹ端，實(shí)現(xiàn)硬等待。其核心器件采用了廣泛應(yīng)用的通用邏輯陣列（ＧＡＬ），ＧＡＬ的引腳定義與圖１相對應(yīng)。使用ＧＡＬ器件使硬件設(shè)計(jì)變得簡單而靈活，可以完成比較復(fù)雜的邏輯關(guān)系。

例如，頻率為５０ＭＨｚ的ＤＳＰ在數(shù)據(jù)空間外擴(kuò)有ＲＡＭ和ＲＯＭ各一片，訪問周期分別為７０ｎｓ和１５０ｎｓ，地址空間分別為０ｘ８０００～０ｘ８ｆｆｆ和０ｘ９０００～０ｘ９ｆｆｆ。由ＤＳＰ的主頻可知，對ＲＡＭ和ＲＯＭ的訪問各需插入３個和７個等待周期。下面給出ＧＡＬ源文件的關(guān)鍵部分（它們使用匯編程序ＦＭ的格式編寫）：Ｑ０：＝／Ｑ０*／ＲＤ＋／Ｑ０*／ＷＲ
Ｑ１：＝／Ｑ０*Ｑ１*／ＲＤ＋Ｑ０*／Ｑ１*／ＲＤ＋／Ｑ０*Ｑ１*／ＷＲ
＋Ｑ０*／Ｑ１*／ＷＲ
Ｑ２：＝／Ｑ１*Ｑ２*／ＲＤ＋／Ｑ０*Ｑ１*Ｑ２*／ＲＤ＋Ｑ０*Ｑ１*／Ｑ２*／ＲＤ
＋／Ｑ１*Ｑ２*／ＷＲ＋／Ｑ０*Ｑ１*Ｑ２*／ＷＲ＋Ｑ０*Ｑ１*／Ｑ２*／ＷＲ
；構(gòu)成一個三位的二進(jìn)制計(jì)數(shù)器
；Ｑ２為最高位、Ｑ０為最低位
；對讀信號或?qū)懶盘柕膶挾冗M(jìn)行計(jì)數(shù)
ＧＡＬ＿ＲＥＡＤＹ．ＯＥ＝ＶＣＣ
／ＧＡＬ＿ＲＥＡＤＹ＝／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*／Ａ１２*／Ｑ１
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*／Ａ１２*Ｑ１*／Ｑ０
；為ＲＡＭ的訪問插入３個周期
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ０
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ１
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ２
；為ＲＯＭ的訪問插入７個周期

圖２是一個與寫時(shí)序?qū)?yīng)的時(shí)序圖，其中在下三角符號標(biāo)出的時(shí)刻，ＤＳＰ對ＲＥＡＤＹ端進(jìn)行查詢。

這種方法能夠充分使用硬件的速度，并且對軟件是透明的，不會增加編程人員的負(fù)擔(dān)。