用于系統(tǒng)級(jí)芯片的納米晶非易失性存儲(chǔ)器

基于不斷發(fā)展的硅技術(shù)的集成電路使得集成了若干模塊的復(fù)雜SoC的制造得以實(shí)現(xiàn)。最早的SoC是微控制器，其中包括CPU、緩存SDRAM和用于連接傳感器和制動(dòng)器(actuator)的外設(shè)模塊。非易失性存儲(chǔ)器即使在系統(tǒng)斷電時(shí)也能保存信息，已經(jīng)在很多年前就嵌入到SoC中了，最初是用在摩托羅拉公司1982推出的MC68HC11中。這種微控制器用在很多汽車(chē)、工業(yè)和消費(fèi)應(yīng)用中，包括汽車(chē)引擎蓋內(nèi)這種惡劣的環(huán)境。

從用戶(hù)來(lái)看，數(shù)據(jù)和代碼都可以存儲(chǔ)在非易失性存儲(chǔ)器中。盡管最初提供了可字節(jié)擦除的EEPROM和塊可擦除的閃存EEPROM，但當(dāng)前的SoC僅提供閃存EEPROM用于代碼和數(shù)據(jù)存儲(chǔ)，因?yàn)槠洳脸螖?shù)已經(jīng)增加到大于100,000次，這已經(jīng)足夠了。在SoC中嵌入閃存的好處包括快速的隨機(jī)存取，速度在15~20納秒之間，并且信息存儲(chǔ)安全，不會(huì)為程序破譯者留下任何可見(jiàn)的物理代碼痕跡。

為在SoC中獲得非易失性存儲(chǔ)，廠商對(duì)CMOS邏輯基線工藝(baseline process)進(jìn)行修改，以將制造閃存EEPROM位元(bitcell)所必要的工藝步驟以及支持器件，如外圍高壓晶體管包括進(jìn)去。嵌入式NVM設(shè)計(jì)的技術(shù)性在于對(duì)用戶(hù)功能需求、可制造性和可靠性之間進(jìn)行平衡。

邏輯擴(kuò)展和浮柵NVM

大多數(shù)的傳統(tǒng)嵌入式非易失性存儲(chǔ)器基于在“浮柵”中的電荷存儲(chǔ)的原理，浮柵是完全封閉在像二氧化硅這樣的絕緣體內(nèi)的多晶硅。信息按存儲(chǔ)在浮柵上的電荷數(shù)進(jìn)行編碼，通過(guò)熱載流子注入或“經(jīng)過(guò)”絕緣體的量子力學(xué)隧道技術(shù)移入或移出在浮柵上的電荷，來(lái)對(duì)信息進(jìn)行改變。這些操作需要大約±9V的較高電壓，這個(gè)電壓通常由片上的電荷泵來(lái)產(chǎn)生。

近幾年來(lái)，產(chǎn)業(yè)界發(fā)現(xiàn)在浮柵周?chē)慕^緣體厚度有限，大約為8到10納米，不能獲得足夠的可靠性。因此，為實(shí)現(xiàn)嵌入式閃存，能應(yīng)對(duì)±9V寫(xiě)/擦除電壓的相對(duì)較低性能的高壓晶體管必須與高性能低壓(≈1V)和輸入/輸出(2.2V或3.3V)晶體管配對(duì)。如果需要很短的讀取訪問(wèn)時(shí)間，高壓晶體管占用的面積會(huì)比電荷存儲(chǔ)“位元”占用的面積大很多，這會(huì)導(dǎo)致嵌入閃存EEPROM將占用很大的硅片面積。

圖1：浮柵原理、SONOS以及納米晶非易失性存儲(chǔ)器

離散電荷存儲(chǔ)選擇與局限

基于浮柵的閃存位元的主要局限是，其周?chē)慕^緣體的一個(gè)缺陷就會(huì)導(dǎo)致全部電荷丟失。因此，在針對(duì)高可靠性應(yīng)用的很多SoC中，都采用了錯(cuò)誤校正。另外一個(gè)增加閃存的可靠性的可選方法是用包含很多離散電荷存儲(chǔ)區(qū)域的薄膜來(lái)替代浮柵。這種薄膜可以首先制造成夾層結(jié)構(gòu)：可以存儲(chǔ)大量電荷的氮化硅或氧硫化硅層，兩邊是二氧化硅層(SONOS)，然后在兩個(gè)二氧化硅層之間嵌入硅或金屬納米晶。

氮化硅的集成與基線CMOS工藝非常兼容，因此最近幾年作為離散電荷存儲(chǔ)的一種選擇受到歡迎。SONOS器件的局限性在于，為使其可以在低電壓下可工作，氮化物下面的介電材料的厚度必須大大地降低到1~2納米的范圍。這樣薄的介電閃存位元在閃存大量的編程和擦除應(yīng)用后，將受制于電荷增益的不足。一些公司通過(guò)大大地增加底部的介電材料厚度到7~8納米，來(lái)嘗試解決電荷增益問(wèn)題。然而，對(duì)于這樣厚的介電材料，電子將不能通過(guò)量子力學(xué)在氮化物中出入，因此必須在氮化物中注入熱孔(hot hole)來(lái)轉(zhuǎn)移電荷。熱孔的注入會(huì)導(dǎo)致介電材料嚴(yán)重劣化，導(dǎo)致閃存位元嚴(yán)重的可靠性問(wèn)題，特別是對(duì)于用在惡劣的汽車(chē)環(huán)境中。