基于DM6446 中的高清數(shù)字視頻顯示接口設(shè)計(jì)方案

　　3 VENC及OSD配置

　　3.1 VENC配置

　　當(dāng)VENC工作在標(biāo)準(zhǔn)模式（Standard Mode）下時(shí)，只能夠輸出標(biāo)準(zhǔn)的PAL/NTSC同步時(shí)序，在此模式下輸出的畫面分辨率最大只有720×576,這在許多場合已經(jīng)不能滿足使用需求。其實(shí)VENC 本身能夠支持的畫面分辨率遠(yuǎn)不止于此，只是若要輸出大分辨率的畫面，就必須自己編程產(chǎn)生視頻同步控制時(shí)序，也即讓VENC工作于非標(biāo)準(zhǔn)模式（Non-standard Mode）[6-8].

　　VENC主要由3大塊組成：模擬視頻編碼模塊（數(shù)模轉(zhuǎn)換DACs）、數(shù)字視頻輸出模塊（數(shù)字LCD控制器）以及時(shí)序發(fā)生器（Timing Generator）。其中，模擬視頻編碼模塊只能工作于標(biāo)準(zhǔn)模式下，因此，在配置輸出非標(biāo)準(zhǔn)模式下的數(shù)字畫面時(shí)，應(yīng)該禁用DAC.對于數(shù)字LCD 控制器部分的編程，主要是設(shè)置輸出圖像數(shù)據(jù)的格式（并行24 位RGB888）以及配置輸出LCD_OE（數(shù)據(jù)輸出使能）指示信號。而對時(shí)序發(fā)生器的編程配置，則是輸出高分辨率數(shù)字畫面的關(guān)鍵所在，整個(gè)VPSS的時(shí)鐘分布控制結(jié)構(gòu)如圖3所示。

　　根據(jù)VESA DMT標(biāo)準(zhǔn)，顯示1 080P畫面所需像素時(shí)鐘為148.5 MHz.從圖3 可以看到，VPSS 的時(shí)鐘共有4個(gè)來源可以選擇：其中MXI為芯片主要輸入時(shí)鐘，其頻率僅有24 MHz,不能滿足要求；PCLK是由外部輸入的視頻采集時(shí)鐘，在這里也不適用；VPBECLK是專門的輔助時(shí)鐘輸入，而PLL2_divider1是內(nèi)部倍頻時(shí)鐘，這兩者經(jīng)過配置都可以在高清數(shù)字視頻顯示接口設(shè)計(jì)中使用。在這里，主要是采用PLL2_divider1時(shí)鐘。　　

　　通過配置鎖相環(huán)PLL2 控制器的PLLM=21,DIVID-ER1=3,便可以得到148.5 MHz的像素時(shí)鐘。通過寄存器VPBE_PCR.VENC_DIV 位可以選擇VENC_CLK 是否為VPSS_CLK 的一半，當(dāng)VENC_DIV=1（ 需要VPSS_CLKCTL.DACCLKEN=1）時(shí)，輸入時(shí)鐘將被2 分頻，VENC_CLK 變成74.25 MHz,這正好是顯示720P 畫面所需的像素時(shí)鐘。而且，148.5 MHz的像素時(shí)鐘也能夠同時(shí)支持WUXGA 畫面的顯示。相同的時(shí)鐘輸入能夠同時(shí)滿足多種高清分辨率圖像的顯示要求，這就為不同顯示分辨率間的切換提供了編程上的便利性。

　　輸出給TFP410 的像素時(shí)鐘VCLK,以VENC_CLK為基準(zhǔn)，可以通過時(shí)鐘樣式寄存器VENC_DCLKPTNn以及VENC_DCLKPTNnA（n=0~3）自定義自己的輸出波形和周期，可配置的波形周期為64位。從圖3中可以看到，整條VCLK 輸出鏈路還受內(nèi)部使能位VCLKE、極性控制位VCLKP、以及輸出管腳三態(tài)控制VCLKZ的層層控制。要輸出時(shí)鐘，則必須正確配置所有的控制位。在這里，通過配置，使得輸出時(shí)鐘VCLK 與內(nèi)部VENC_CLK 相等，時(shí)鐘的流向如圖3 中的加粗黑實(shí)線所示。

　　經(jīng)過DCLK 的配置，已經(jīng)能夠得到顯示720P,1 080P、WUXGA 畫面所需的74.25 MHz 及148.5 MHz的像素時(shí)鐘VCLK.VENC在VCLK 的上升沿輸出圖像數(shù)據(jù)，不過由于實(shí)際傳輸?shù)臄?shù)據(jù)有些是用于視頻消隱的，必須有相關(guān)信號來指示有效視頻數(shù)據(jù)的范圍，這就是視頻同步時(shí)序信號。視頻同步主要有行同步（HSYNC）和場同步（VSYNC），具體定義可以參見相關(guān)文檔[3].最后，依據(jù)VESA DMT標(biāo)準(zhǔn)和實(shí)測結(jié)果，得到的整個(gè)VENC相關(guān)寄存器配置情況如表1所示。