基于并行相關(guān)的實(shí)時(shí)時(shí)差估計(jì)器設(shè)計(jì)與實(shí)現(xiàn)

2.2 基于DSP48E的并行相關(guān)器

Xilinx公司的Virtex-5系列FPGA具有多個(gè)集成了補(bǔ)碼乘法器和48位累加器的DSP48E硬核乘加單元[11]。每個(gè)硬核乘加單元不僅支持最高550 MHz的乘法累加器工作模式，并且?guī)в杏糜谠鰪?qiáng)性能的可選流水線級(jí)數(shù)。相鄰的單元之間具有專用的級(jí)聯(lián)通道，不需消耗片上邏輯與布線資源，只需進(jìn)行簡單的配置（圖3）即可實(shí)現(xiàn)圖2所示的并行相關(guān)結(jié)構(gòu)。單個(gè)DSP48E硬核乘加單元有5個(gè)時(shí)鐘的流水延遲，具有2m+1個(gè)乘加單元的并行相關(guān)結(jié)構(gòu),進(jìn)行相關(guān)運(yùn)算所需時(shí)間為:

2.3 m的選取[12-13]
為了確定m的取值，需要知道兩接收機(jī)信號(hào)的粗略到達(dá)時(shí)間差及誤差。當(dāng)采用線性檢波和固定門限檢測時(shí)，到達(dá)時(shí)間測量的均方根變化為：

其中，floor(·)表示向上取整。實(shí)際應(yīng)用中，可根據(jù)具體參數(shù)情況計(jì)算選擇。
2.4 時(shí)差估計(jì)器的硬件實(shí)現(xiàn)
下面以2.2節(jié)基于DSP48E的并行相關(guān)器為核心設(shè)計(jì)時(shí)差估計(jì)器。設(shè)計(jì)采用的具體參數(shù)為：脈沖前沿最大為200 ns，中頻SNR為10 dB，fclk與fs為250 MHz。由式(11)可求得m最小為48，即并行相關(guān)器需97個(gè)DSP48E硬核乘加單元。為了減少運(yùn)算量，在滿足定位精度需求下，只采集n=4 096(16.384 μs)的脈沖數(shù)據(jù)進(jìn)行相關(guān)運(yùn)算。

時(shí)差估計(jì)器系統(tǒng)主要包括高速ADC與Virtex-5 FPGA。ADC完成兩路信號(hào)的模數(shù)轉(zhuǎn)換，數(shù)據(jù)存儲(chǔ)與讀取、時(shí)差粗測、并行相關(guān)與時(shí)差提取以及ADC和通信控制則全部在一片F(xiàn)PGA內(nèi)完成。

ADC采用ADI公司的AD9211。AD9211為10 bit、最高300 MS/s、低功耗、模擬輸入帶寬700 MHz的采樣芯片。該產(chǎn)品采用1.8 V單電源，功耗僅437 mW,在70 MHz輸入頻率條件下能保持優(yōu)良的信噪比(60.1 dB FS)和SFDR(-80 dBc)。AD9211還含有內(nèi)置基準(zhǔn)電壓源和采樣保持,最高300 MS/s的LVDS輸出可方便地與FPGA高速連接[14]。

FPGA采用Xilinx公司Virtex-5系列的XC5VSX50T。該芯片具有8 160個(gè)Virtex-5 Slices，132個(gè)36 Kbit Block RAM/FIFO以及288個(gè)DSP48E Slice；12個(gè)增強(qiáng)型的數(shù)字時(shí)鐘管理模塊(DCM)和6個(gè)相位匹配時(shí)鐘分配器(PMCD)；480個(gè)用戶I/O端口支持1.2 V~3.3 V多種通用的單端和高速差分端口標(biāo)準(zhǔn)及數(shù)控阻抗(DCI)；1個(gè)兼容PCI Express的集成端點(diǎn)模塊，4個(gè)三態(tài)以太網(wǎng)MAC(媒體訪問控制器)，12個(gè)100 Mb/s~3.75 Gb/s的RocketIO GTP高速串行收發(fā)器模塊[11]。

時(shí)差估計(jì)器的信號(hào)處理結(jié)構(gòu)如圖4所示。兩路接收信號(hào)經(jīng)射頻模塊變頻至中頻，兩路中頻信號(hào)同時(shí)經(jīng)250 MS/s采樣后通過LVDS送入FPGA，同時(shí)檢波后與固定門限比較生成兩路觸發(fā)信號(hào)。在FPGA內(nèi)，采樣信號(hào)先經(jīng)過FIFO進(jìn)行緩沖。在兩路觸發(fā)信號(hào)的控制下，測量粗略到達(dá)時(shí)差并對(duì)脈沖數(shù)據(jù)進(jìn)行存儲(chǔ)，然后對(duì)兩路脈沖數(shù)據(jù)進(jìn)行并行相關(guān)運(yùn)算，提取時(shí)延得到精確時(shí)差。精確時(shí)差結(jié)果經(jīng)通信接口送至定位處理器進(jìn)行定位解算。

3 實(shí)驗(yàn)及結(jié)果分析
3.1 性能比較分析

利用式(8)可求得時(shí)差估計(jì)器N=4 096點(diǎn)的相關(guān)運(yùn)算時(shí)間，將運(yùn)算時(shí)間與硬件資源消耗列于表3。為便于比較，將FPGA實(shí)現(xiàn)N=8 192點(diǎn)FFT的運(yùn)算時(shí)間與硬件資源消耗同時(shí)列出。

頻域互相關(guān)法測時(shí)差共需要進(jìn)行3個(gè)8 192點(diǎn)FFT/IFFT和8 192次復(fù)數(shù)乘法，結(jié)合上表可知，頻域互相關(guān)法的硬件資源消耗與運(yùn)算周期都將遠(yuǎn)遠(yuǎn)高于本文設(shè)計(jì)的時(shí)差估計(jì)器。在fclk為250 MHz的情況下，本文設(shè)計(jì)的時(shí)差估計(jì)器可對(duì)重頻最高為58 kHz的雷達(dá)信號(hào)進(jìn)行實(shí)時(shí)時(shí)差估計(jì)，無需復(fù)雜的時(shí)序約束設(shè)計(jì)，避免了高系統(tǒng)時(shí)鐘對(duì)系統(tǒng)穩(wěn)定性的影響，降低了硬件實(shí)現(xiàn)難度。

3.2 實(shí)驗(yàn)結(jié)果分析
　 利用該時(shí)差估計(jì)器對(duì)常用雷達(dá)信號(hào)進(jìn)行測試，各信號(hào)參數(shù)設(shè)置如下：
　 Signal 1：單載頻脈沖信號(hào)，脈寬0.5 μs；
　 Signal 2：單載頻脈沖信號(hào)，脈寬1 μs；
Signal 3：線性調(diào)頻信號(hào)，脈寬100 μs，帶寬10 Mb/s。
測試結(jié)果（如表4）表明該時(shí)差估計(jì)器可以完成無源定位中對(duì)雷達(dá)信號(hào)的高精度實(shí)時(shí)時(shí)差估計(jì)，估計(jì)精度優(yōu)于10 ns。

本文從時(shí)域互相關(guān)的原理出發(fā)，優(yōu)化設(shè)計(jì)并實(shí)現(xiàn)了一種基于DSP48E硬核乘加單元的高效并行相關(guān)時(shí)差估計(jì)器，與頻域互相關(guān)法測時(shí)差相比，以更少的硬件資源實(shí)現(xiàn)更快的運(yùn)算速度，在降低硬件實(shí)現(xiàn)難度的同時(shí)提高了系統(tǒng)穩(wěn)定性。實(shí)際測試結(jié)果表明,該時(shí)差估計(jì)器可以滿足無源定位中高精度實(shí)時(shí)時(shí)差測量的要求，具有重要的應(yīng)用價(jià)值。