賽靈思推出ISE WEBPACK 9.1i設計套件

可免費下載并同時支持Windows和Linux平臺的設計套件，能降低平均10%的動態(tài)功耗并提供擴展的FPGA器件支持

賽靈思公司(Xilinx, Inc.) (NASDAQ:XLNX) 日前宣布推出最新版本、可免費下載的邏輯設計套件——集成軟件環(huán)境 (ISE™) WebPACK™ 9.1i，目前用戶可立即下載使用。這一新版本包含了使用廣泛的賽靈思 ISE Foundation™ 軟件 9.1i 版的所有特性，并可對嵌入式、數(shù)字信號處理 (DSP) 和實時調(diào)試設計流程進行全面支持。特別值得一提的是，ISE WebPACK 9.1i軟件還包括了賽靈思新的 SmartCompile™技術(shù)，因而與此前的版本相比，可將硬件實現(xiàn)速度提高多達6倍，與此同時還可確保設計中未變更部分實施結(jié)果。ISE WebPACK 9.1i軟件還增加了對Spartan™-3A系列FPGA所有器件以及部分Virtex-4和Virtex-5 FPGA器件的支持。新的功耗優(yōu)化功能還可幫助設計人員將動態(tài)功耗平均降低10%。

可支持Windows和Linux平臺的FPGA業(yè)內(nèi)最完整的設計解決方案
ISE WebPACK 9.1i軟件提供了全面的從前端到后端的FPGA設計解決方案。利用這一解決方案，用戶可以立即開始項目的設計。通過在可免費下載的設計環(huán)境中提供的HDL輸入、綜合、物理實現(xiàn)和驗證在內(nèi)的集成工具，ISE 9.1i可幫助用戶快速達到設計目標并降低總體項目成本。這一版本還包括了支持Windows 和 Linux平臺的ISE Simulator Lite（仿真器簡化版）。免費的MXE-III入門版本可從賽靈思公司的網(wǎng)站上下載，這一免費HDL驗證解決方案為設計人員提供了更多選擇。在業(yè)內(nèi)所有的大型PLD供應商中，賽靈思公司提供了業(yè)界成本最低、功耗最低，且特性最齊全的從前端到后端Windows和Linux支持的FPGA和CPLD解決方案。 

提高生產(chǎn)力
ISE WebPACK 9.1i軟件包含了新的SmartCompile技術(shù)，可幫助設計人員解決每次做少量修改時都要對整個設計進行重新實施的問題。這種再實施既浪費時間，還面臨與修改沒有直接關(guān)系的部分被破壞的風險。賽靈思 SmartCompile技術(shù)利用以下技術(shù)來解決這些問題：
•    分區(qū)技術(shù)（Partition）：利用粘貼-剪切功能自動準確保持現(xiàn)有布局和布線并縮短再實施時間，從而把設計周期后期進行的少量設計更改而帶來的影響降到最小。
•    SmartGuide™技術(shù)：通過采用此前設計實施已完成的結(jié)果，可將少量設計修改再實施所需要的時間大大縮短。
•    SmartPreview™技術(shù)：用戶可以中止并重新恢復布局布線過程，并保存中間結(jié)果來評估設計狀態(tài)。通過預覽實施過程中生成的信息，如布線狀態(tài)和時序結(jié)果，用戶不必等待整個實施過程結(jié)果就可以做出重要的折衷方案。     
    
通過一系列用戶界面的增強，ISE 9.1i還簡化了FPGA設計人員的操作。這些增強功能包括： 
–    Tcl命令控制臺使設計人員可輕易地從ISE圖形用戶界面轉(zhuǎn)換到命令行環(huán)境。 
–    源代碼兼容性功能可識別重建結(jié)果所必需的文件，并支持導入和輸出，方便源代碼控制。 

加快時序收斂速度
ISE WebPACK 9.1i軟件的新功能基于Fmax技術(shù)，旨在為高密度、高性能設計提供無與倫比的性能和時序收斂結(jié)果。ISE WebPACK 9.1i軟件包括集成的時序收斂流程，該流程集成了增強的物理綜合優(yōu)化算法，可提供質(zhì)量更高的結(jié)果。 

    ISE WebPACK 9.1i 軟件還包括標準ISE 9.1i軟件版本的擴展時序收斂工具環(huán)境，這是一個虛擬的“時序收斂工具艙”，支持約束輸入、時序分析、平面布局規(guī)劃和報告視圖之間的直觀交叉探查（cross-probing），因此設計人員可以更容易地分析時序問題。集成時序收斂流程集成了增強的物理綜合工具，改善了綜合和布局時序間的時序相關(guān)性，從而可以獲得質(zhì)量更高的結(jié)果。

優(yōu)化功耗
    賽靈思綜合技術(shù)（XST）和布局布線功能所提供的功耗優(yōu)化功能可使Spartan-3系列FPGA產(chǎn)品的動態(tài)功耗平均降低10%。XST提供了功耗敏感的邏輯優(yōu)化，可對乘法器、加法器和BRAM塊進行宏處理。物理實施算法采用功耗優(yōu)化的布局策略以及器件內(nèi)電容較低的網(wǎng)絡，可以在不犧牲性能的情況下將功耗降到盡可能低。