一種基于ARM-Linux的FPGA程序加載方法

　　1、引言

　　FPGA在系統(tǒng)上電時，需要從外部載入所要運行的程序，此過程被稱為程序加載。多數(shù)情況下，FPGA從外部專用的 EPROM讀入程序。這種方式速度慢，而且只能加載固定的程序。顯然，當系統(tǒng)需要容量大而且 FPGA要加載的程序可以根據(jù)需要有選擇的加載時不能采用這種方法。本文實現(xiàn)了一種基于外部處理器的加載方法，速度快，而且可以根據(jù)設置給FPGA加載相應的程序。

　　對于 Xilinx公司的 FPGA芯片，有五種加載方式：JTAG模式，串行從模式，串行主模式，并行從模式和并行主模式。JTAG模式常用于調試時，將主機綜合好的程序加載到FPGA，優(yōu)先級高于其他幾種模式。其他加載模式取決于 FPGA上加載模式管腳（M0，M1，M2）的設置。

　　用外部處理器給 FPGA加載程序時，可以采用串行從模式、并行從模式，甚至于 JTAG模式。本文選擇并行從模式，原因在于更高的配置速率。

　　2、 FPGA程序數(shù)據(jù)的產(chǎn)生

　　FGPA的程序加載即是要把綜合好的程序文件按一定的時序寫入FPGA。而 Xilinx的開發(fā)環(huán)境可以根據(jù)用戶的選擇產(chǎn)生多種文件格式，以不同的后綴名區(qū)分。不同的文件格式包含了不同的信息，有不同的用途。

　　本文選擇了.bin格式的文件。此文件是只包含有程序數(shù)據(jù)的二進制文件。產(chǎn)生此文件，要在bitgen 參數(shù)里增加-g Binary:yes 選項。

　　此外，需要說明的是，通常的微處理器 D0位是最低有效位，而 Xilinx的 FPGA在接收程序數(shù)據(jù)時，D0位是最高有效位。因此，在按字節(jié)讀取.bin格式的文件之后，需要有一個轉換的過程。如從文件讀到一個字節(jié)，0x7D，即二進制的 0111 1101，需轉換為：1011 1110。

　　加載過程開始時，就要從.bin文件中順序按字節(jié)讀出數(shù)據(jù)，然后在 CCLK的上升沿寫入 FPGA。在.bin文件中的數(shù)據(jù)都被寫入 FPGA后，CCLK需要多出四個時鐘周期，以使得 FPGA完成啟動過程。

　　3、硬件設計

　　在FPGA上，與配置有關的管腳分為兩類：專用管腳，包括PROG_B，HSWAP_EN，TDI， TMS,，TCK，TDO，CCLK，DONE，和M0-M2。還有一類是可復用管腳，這類管腳在配置階段作為配置管腳，配置結束后可以配置為通用普通的IO管腳，也可以繼續(xù)作為配置管腳。在并行從模式下，涉及到的配置管腳和功能如下：

　　CS_B：片選信號，低有效； RDWR_B：寫信號，低有效； BUSY：FPGA忙指示，高有效，一般只有在并行加載時鐘速率大于50M時才有可能用到；D0-D7：數(shù)據(jù)線； INIT_B：芯片被復位后，此管腳為輸出信號，輸出低電平指示FPGA正在自行復位內部

　　寄存器。復位結束后，此管腳浮空，處于輸入狀態(tài)。因此需要上拉電阻，指示復位結束。內部寄存器復位結束后，此管腳若被拉低，則會推遲FPGA的程序加載過程。在程序加載過程中，此管腳又變回輸入狀態(tài)，對外輸出低電平指示加載的程序數(shù)據(jù)存在CRC校驗錯誤。

　　PROG_B：異步復位信號，下降沿有效，此信號為低電平時復位FPGA，復位后，F(xiàn)PGA芯片處于內部寄存器自行復位過程，INIT_B被FPGA芯片拉低，此過程結束后，F(xiàn)PGA不再驅動INIT_B管腳，INIT_B管腳處于浮空狀態(tài)，此時，INIT_B有上拉電阻時，INIT_B呈現(xiàn)高電平，依次可以指示FPGA的內部寄存器自行復位結束。程序加載狀態(tài)。

　　DONE：加載成功指示。 CCLK：程序加載時，數(shù)據(jù)在此信號的上升沿被寫入FPGA。在本設計中，ARM芯片采用的是 SUMSUN公司的S3C2410，與 FPGA配置管腳相連的是此芯片的通用 IO管腳 D組。硬件連接如圖[1]所示。在 ARM的程序中，ARM管腳在程序加載的各階段的輸入輸出設置如下：首先，設置 GPD[10]（與 FPGA的 INIT_B相連）、GPD[11]（與 FPGA的 BUSY相連）為輸入管腳，以監(jiān)視 FPGA內部寄存器自行復位結束和忙閑狀態(tài)。其次，設置GPD[12]（與 FPGA的 PROG_B相連）為輸出狀態(tài)，并使其輸出低脈沖，使 FPGA復位。然后依次設置 GPD[8]（與 FPGA的 CS_B相連）、GPD[9]（與 FPGA的 RDWR_B相連）、GPD[14] （與 FPGA的 CCLK相連）為輸出管腳，并使其輸出低電平，使 FPGA處于被選可接受數(shù)據(jù)狀態(tài)；接著設置D[0..7]為輸出狀態(tài)。

　　至此，ARM中的程序開始輪詢GPD[10]的狀態(tài)，檢測到此信號為高時，有兩種選擇，其一是因為需要而推遲 FPGA的程序加載，可以通過設置 GPD[10]為輸出，并使其輸出為低電平直至程序加載開始。其二是開始給 FPGA加載程序，F(xiàn)PGA在 CCLK的上升沿接收數(shù)據(jù)，在給 FPGA加載程序的過程中，程序需要監(jiān)視GPD[10]管腳的狀態(tài)，一旦為低，F(xiàn)PGA指示程序數(shù)據(jù)加載 CRC校驗出錯。此時需要復位FPGA，重新加載.

　　采用的硬件連接如下圖：