高速高精度ADC的驅動電路的研究與設計
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前言
在數據采集過程中，不可避免地會有高頻干擾信號的存在。 當這些信號的頻率超過納奎斯特頻率時，數字信號中就會出現不可預料的干擾，即頻率混疊。為了最大程度地抑制或消除混疊現象對動態(tài)測控系統數據采集的影響，就需要利用抗混疊濾波器將無用信號進行衰減和濾除[1]。
設計抗混疊濾波器需要考慮的因素有：截止頻率、品質因數、滾降特性等。目前這方面的文章主要集中在討論濾波器本身的設計和性能的改進上，比如文獻2主要闡述了數據采集系統中對信號進行抗混疊濾波的必要性，介紹了兩種低成本、使用簡單的抗混疊濾波器的設計方法；而文獻3則介紹的是在采樣系統中如何用分離元件和集成電路芯片來設計抗混疊濾波器的方法；文獻4是通過計算分析巴特沃斯濾波器、貝塞爾濾波器等的頻率特性、品質因數、頻率比例因子特性，優(yōu)化抗混疊濾波器的設計。顯然，這些文章對于A/D轉換器周圍電路的要求以及非線性電容并未加以考慮，這種有局限的設計方法在高速高精度的數據采集系統中顯然是不合理的。
文獻5中考慮到非線性電容，提出了無源抗混疊濾波器對前級運算放大器驅動能力要求提高的問題。本文對高速高精度數據采集系統中抗混疊濾波器，對前級驅動放大器的驅動能力的要求進行進一步的討論。
目前，抗混疊濾波電路對運放驅動能力的要求提高，主要是因為高速高精度數據采集系統中一般都加入了采樣保持電路(由簡單電阻電容組成)或者是在ADC內部集成了采樣保持器。為了方便但不失一般性，下面以ADI公司的微處理器ADuC841為例，其內部集成了一個12位的ADC，ADC的內部集成有采樣保持電路，本文以其主要參數討論高速高精度的ADC驅動問題。但討論限于單端驅動的情況，對雙端驅動同樣有參考價值。
無源抗混疊濾波器的驅動
圖1為前級運放驅動無源抗混疊濾波電路的簡單示意圖[7]。開關K和電容C2構成了集成在ADC中的采樣保持電路，當開關斷開時處于保持階段；開關閉合時為采樣階段。
圖1 放大器驅動無源抗混疊濾波器
無源抗混疊濾波器的設計中，考慮最差的情況，假設ADC前后兩次轉換之間，模擬量的輸入值相差(即加到C2上的電壓值)最大為5V。為保證C1對C2的分壓小于1LSB=5/212，假設要求C1=aC2，這樣C1對C2的分壓為UC1=1/aUC2，UC2最大為5V，由C1分壓所造成的誤差最大為UC1=5/a，令5/a5/212=1LSB，即a>212，C1>4096C2。在實際應用時，由于采樣頻率往往高于信號中的最高頻率數倍(>2)以上和高頻信號頻率往往幅值較低，對電容C1的要求C1>212C2可以適當的放寬。為保證測量的可信度，后面都同上考察最差情況，實際應用中可適當放寬要求。
在ADuC841中的電容C2的值為32pF，C1≥4096C2=131072pF，取標稱值C1=0.22mF。
現有的運算放大器對容性負載的驅動能力有限，當R較小C1值較大時，運放驅動大容性負載時可能會產生振蕩。AD8024是一種四元組350MHz、24V的放大器，據其數據手冊稱可驅動高電容性負載，其最大也可以驅動1000pF的容性負載。可見，運放驅動能力限制了無源抗混疊濾波器的應用，尤其在高精度數據采集系統中。這在實際應用中應該引起注意。
有源抗混疊濾波器的驅動
圖2為有源抗混疊濾波器中的運放驅動ADC的簡單示意圖。有源抗混疊濾波器中的運放作為驅動放大器，必須提供足夠的輸出電流以驅動ADC輸入；其帶寬應該接近采樣頻率的兩倍；運放建立時間應與ADC采樣時間相匹配。下面就這幾個方面討論有源抗混疊濾波電路中的驅動放大器與ADC的匹配問題。
圖2 有源濾波器中的放大器驅動ADC
運放的驅動能力
運放的驅動能力主要是指，運放能否滿足采樣保持電路在采樣瞬時對充電電流的要求。當采樣保持電路處于采樣階段時，開關K閉合，相當于一個階躍信號通過電阻R對電容C2(當然這里仍存在著C1的干擾)進行充電。為了保證可信度，假設前一次采樣值與本次采樣值之差為最大值，即5V(ADuC841的電源電壓)。也就是相當于一個5V的階躍信號給C2充電。充電開始的瞬時充電電流最大，最大值Imax=5/R。運放應該滿足峰值輸出電流Iout≥Imax時的驅動能力要求。ADuC841中的R約200W，Imax=5/R=5V/200W=0.025A=25mA。顯然，這個條件不難達到，但仍然有很多低功耗的CMOS運算放大器或放大器的驅動能力遠低于該要求。
運放的單位增益帶寬
單位增益帶寬是一個很重要的指標，正弦小信號放大時的重要參數。運放的增益越高，帶寬越窄，增益帶寬積為常數，即AVBW=常數。因此運算放大器在給定電壓增益下，其最高工作頻率受到增益帶寬積的限制。放大倍數等于1時的帶寬稱為單位增益帶寬。
當運放用做有源抗混疊濾波器時，至少應使其單位增益帶寬應高于低通截止頻率。但僅僅滿足這個要求還不夠，運放的放大倍數不為1時，由于增益帶寬積為常數，放大倍數增加，帶寬相應減小，當小于低通濾波器截止頻率時就不能正常工作了。所以，考慮運放的放大倍數時，可要求單位增益帶寬為4~5倍的截止頻率。工程上運放的帶寬通常取采樣頻率的2倍以上。
運放建立時間和壓擺率
內部集成有采樣保持電路的ADC或者是加了簡單電容電阻采樣保持器的數據采集電路，容易造成較大誤差，使ADC損失精度。這主要是因為電路在ADC每次轉換結束時，采樣開關進行切換，采樣電容切換到輸入端開始下一次采樣。前后兩次采樣的模擬量之間存在差值，相當于一個階躍信號輸入到運放的輸出端，運放如果不能跟上階躍信號，就會產生誤差，當誤差大于1LSB時就會造成ADC精度的損失。為避免這種誤差，運算放大器應能夠在下一次轉換啟動前，保證輸入到ADC(采樣/保持電路)的信號在誤差帶以內(重新建立)。運放能否快速重建，主要考慮它在大信號處理中的速度參數，比如建立時間和壓擺率。為保證測量的可信度，考慮最差的情況：兩次采樣的模擬量之間相差電源電壓5V，即假設采樣開關切換后，相當于給運放加了一個5V的階躍信號。
為保證采樣的準確性，運放的建立時間與ADC的采樣時間應匹配，即只有當ADC采樣輸入信號的時間長于最差情況下放大器的建立時間時，才能保證轉換結果的精度。
對于12位的ADC，為避免誤差，假定電壓穩(wěn)定后其誤差應小于1/2LSB。每兩次采樣模擬量的差值作為ADC的輸入，假設為Vi，滿足最低要求的誤差為Vi×a≤LSB/2=(1/2)×(5/212) , Vi最大為5V，所以5×a≤(1/2)×(5/212)，即a≤1/213=0.00012≈0.01%。也就是要充分利用ADC，滿足精度要求，就要求運放的建立時間短于電壓穩(wěn)定在0.01%以內的時間。并且這個時間t應滿足，t≤1/420KHz≈2.38mS(ADuC841的最高采樣頻率為420KHz)。雖然有很多現代的高速運放能夠達到上述建立時間的要求，如OPA211，0.01%的建立時間不足1mS，但在設計ADC的驅動電路仍然需要給與足夠的重視。
對于一個給定的輸入信號幅度和放大器壓擺率(SR)，可以求出一個信號頻率最大值。在該頻率范圍內，信號可以被忠實地重建：，其中VP為峰值輸出電壓[7]。反過來，根據采樣速率(fmax)和采樣模擬量電壓變化的幅值(VP)，也可以估算出，ADC對運放壓擺率的要求。取輸出電壓的峰值為兩次采樣模擬量的差值(5V)，可重建的信號頻率最大值取420KHz(ADuC841的最高采樣率)，經計算得SR=2pVP·fMAX=2p·5V·0.42MHz=13.19V/mS。目前高速運放達到上述壓擺率也比較容易。如ADI公司的OPA211達到了22V/mS的壓擺率。
結語
本文根據目前數據采集系統不斷提高的速度和分辨率及非線性電容輸入結構等的要求，對高速高精度數據采集系統中兩種抗混疊濾波器對驅動放大器的要求進行了分析。分析了無源抗混疊濾波器對前級放大電路的運放驅動能力的要求，得出理論上無源抗混疊濾波電路精度低，不能充分利用ADC精度和速度，不適用于高速高精度數據采集系統。進而本文對有源抗混疊濾波電路對驅動運放的要求，進行了分析，分別從高頻參數單位增益帶寬和高速參數建立時間，壓擺率以及運放的電流驅動能力，分析了系統對驅動放大器的要求。這些分析，為高速高精度信號采集系統中設計有源抗混疊濾波電路提供了很有意義的參考。
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