一種基于功耗管理的DSP處理器設計

在信息日益成為一種重要資源的今天,強大的市場需求和微電子技術的發(fā)展促成了便攜式電子系統(tǒng)的飛速發(fā)展。這些便攜式電子設備,不但對速度和面積要求非常高,而且對系統(tǒng)的平均功耗要求也很嚴格,使功耗問題日漸成為制約便攜式電子設備發(fā)展的瓶頸。要獲得高性能低功耗的方案,其實質也就是在處理速度、芯片面積和功耗上來權衡如何滿足數(shù)字信號處理系統(tǒng)的要求。

本文介紹了一種基于并行流水線的低功耗數(shù)字信號處理器(dsp)的系統(tǒng)設計,以改善通用處理器的不足,應用于各種便攜式系統(tǒng)中,以便取得良好的效果。

系統(tǒng)方案中,基于流水線的結構從行為級方面降低了系統(tǒng)的功耗;時鐘管理方案則可以允許系統(tǒng)在不同的工作模式下使用不同的工作頻率,從而使每一個單項任務所消耗的功耗最小;增強型的哈佛結構存儲管理可以大大提高系統(tǒng)的并行性,提高系統(tǒng)效率。

1 流水線結構

流水線結構是芯片行為級降低功耗的主要方法之一,下面簡要分析其原理。在傳統(tǒng)的分析方法中,cmos電路的功耗可用下面的方程進行估計:

其中f=1/ts,ts是原始時序系統(tǒng)的時鐘周期。若是一個m級流水線系統(tǒng),其關鍵路徑則縮短為原路經長度的1/m,一個時鐘周期內充放電電容則減小為ccharge/m(注意總電容并沒有變化)。如果時鐘速度保持不變,則在原來對電容ccharge充放電的同樣時間內,現(xiàn)在只需要對ccharge/m進行充放電,這就意味著電源電壓可以降低到βvdd,其中β是一個小于1的常數(shù)。這樣,流水線濾波器的功耗將為:

和原始系統(tǒng)相比流水線系統(tǒng)的功耗降低了β2倍。

該dsp處理器采用如圖1所示的4級流水線結構。各級流水線的功能介紹如下:

fi:取址階段。由程序地址產生模塊產生指令存儲器地址,并取出指令。
di:譯碼階段。通過指令譯碼產生相應的微控制信號,送入相應的控制寄存器。

fo:取操作數(shù)階段。從寄存器堆或外部存儲器讀出相應的數(shù)據(jù),通過數(shù)據(jù)總線送入運算單元或寄存器堆。

exe/wb:執(zhí)行及寫回階段。進行運算或操作,得出相應的結果,并將結果放到寫總線(eb)上。

2 外圍接口部分

外圍接口部分提供系統(tǒng)內部和外部的各種連接方式,實現(xiàn)各種方式的信息傳輸。本設計把這些接口分為二大部分:(1)mcu類型的接口,如低速的串行端口(串行外圍接口(spi)和通用異步收發(fā)器(uart))、可編程通信接口(pci)、通用串行總線(usb)以及一些外圍設備。(2)適于媒體信息收發(fā)的高速接口,如異步串行端口和并行外圍接口。

3 數(shù)據(jù)傳輸?shù)脑O計

數(shù)字信號處理是數(shù)據(jù)量很大的應用,所以如何高效地傳輸數(shù)據(jù)是一個影響系統(tǒng)性能的關鍵瓶頸。作為dsp處理器,必須有全面的dma能力以便對數(shù)據(jù)在芯片內外進行傳輸。因為在dsp芯片內部集成足夠的存儲空間不大現(xiàn)實,所以必須采用dma來管理流動數(shù)據(jù),將數(shù)據(jù)傳輸和系統(tǒng)控制過程分開。這樣,一方面可以提高數(shù)據(jù)傳輸?shù)乃俣?另一方面可以降低處理器內核的負擔,提高系統(tǒng)運行效率。

系統(tǒng)設計中dma采用基于描述符的傳送,它在發(fā)起dma傳送序列時,需要一組存儲在存儲器中的參數(shù)。這類傳送允許將多個dma序列鏈接在一起,一個dma通道可以被編程建立,并且在當前序列完成之后啟動另一個dma傳送。

4 乘法器和邏輯單元的設計

在數(shù)字信號處理應用中,實現(xiàn)高速的數(shù)據(jù)運算是其突出的特點,所以其結構設計中必須具有單獨的乘法器以實現(xiàn)其性能的提高。乘法器和邏輯單元的結構框圖如圖2所示。

乘法器工作時,用1條lt(load tr)指令加載tr,由tr提供一個乘數(shù)。乘法指令提供另一個操作數(shù),它既可以是來自數(shù)據(jù)總線,也可以是來自程序總線的立即數(shù)。不管在哪種情況下,每個周期都可以獲得穩(wěn)定的乘積項輸出。

3個移位器(shifter)是桶式移位器,它提供對16位或32位的操作數(shù)進行移位操作,可以大大提高乘后累加的速度。

5 地址處理模塊

地址處理模塊是為總線部件計算取指和取數(shù)據(jù)的地址,也包括處理一些重復指令和跳轉指令。根據(jù)指令系統(tǒng)的特點,本文設計的地址處理單元如圖3所示。

派生地址可能來自s_bus,或是上一地址的加1值,也可能是總線輸入數(shù)據(jù)暫存器datain之一;指令指針ic的值可能來自s_bus或者是自增1的結果;預取指針preic可能來自ic或者是自加1的結果。最后的輸出地址是派生地址暫存器addrtemp、指令指針ic、總線輸入數(shù)據(jù)暫存器datain或預取指針preic這4種地址之一。

當執(zhí)行的指令需要計算有效地址時,輸出地址是派生地址寄存器;當程序跳轉時,輸出地址是指令指針ic;當尋址方式是間接尋址時,輸出地址是datain; 當預取指令時,輸出地址是預取指針preic。
因為addrtemp和ic的增量計算在系統(tǒng)中不可能同時出現(xiàn),所以結構設計中只設計一個增量器供二者共用。

6 存儲器的組織管理

在數(shù)字信號處理系統(tǒng)中,數(shù)據(jù)的吞吐率直接影響系統(tǒng)的性能,傳統(tǒng)的馮·諾曼(von neuman)結構是將指令、數(shù)據(jù)存儲在同一存儲器中統(tǒng)一編址,依靠指令計數(shù)器提供的地址來區(qū)分指令和數(shù)據(jù)。取指令和取數(shù)據(jù)都訪問同一存儲器,數(shù)據(jù)吞吐率低。而哈佛結構則不同于傳統(tǒng)的馮·諾曼結構的并行系統(tǒng)結構,其主要特點是將程序和數(shù)據(jù)存儲在不同的存儲空間中,即程序存儲器和數(shù)據(jù)存儲器是2個相互獨立的存儲器,每個存儲器獨立編址,獨立訪問。系統(tǒng)中設置了程序和數(shù)據(jù)2條總線,從而使數(shù)據(jù)的吞吐率提高了1倍。

本文的設計采用如圖4所示的增強型哈佛結構,它包括1個程序代碼存儲器和2個數(shù)據(jù)存儲器,其中程序代碼存儲器只存放指令,程序數(shù)據(jù)存儲器存放程序數(shù)據(jù),而數(shù)據(jù)存儲器則存放通用數(shù)據(jù)。對這些存儲器的訪問是相互獨立的,系統(tǒng)可以在取指令的同時提供2個操作數(shù),因而大大提高了系統(tǒng)的執(zhí)行效率。

為了使用更大的虛擬地址空間,對存儲器采用分頁管理,幾個不同的頁可以占用同一段地址空間,由各個存儲器的分頁寄存器指明當前所訪問的是哪一頁。

7 時鐘管理方案

由公式(1)可以看出,系統(tǒng)的功耗和時鐘頻率呈線性關系,因此,通過降低系統(tǒng)時鐘可以有效地降低功耗。時鐘管理方案為系統(tǒng)提供了在不同工作模式下進行工作的頻率,其結構如圖5所示。由圖可知,外部輸入時鐘clki經過全局輸入緩沖器ibufg連接到延遲鎖相環(huán)dll,鎖相環(huán)原相時鐘經過全局緩沖器bufg輸出,這樣就可以得到穩(wěn)定的片內原時鐘;系統(tǒng)在低功耗模式下,可以根據(jù)用戶配置的時鐘分頻計數(shù)器的值將原時鐘分頻,產生分頻時鐘;如果系統(tǒng)時鐘要停止,可直接將低電平作為時鐘輸出。

以上3種時鐘經過多路選擇器輸出,該內部產生的時鐘已經不是穩(wěn)定的時鐘。因此,將該時鐘輸出到片外,然后將輸入連接到片上時鐘專用線,即經過全局輸入緩沖器連接到延遲鎖相環(huán),鎖相環(huán)原相時鐘經過全局緩沖器輸出產生穩(wěn)定的系統(tǒng)主時鐘。同時,鎖相環(huán)二分頻時鐘經過全局緩沖器輸出作為系統(tǒng)狀態(tài)時鐘,由它參與系統(tǒng)控制。此外,將該鎖相環(huán)的時鐘鎖定標志locked輸出,便于在系統(tǒng)調試時觀察內部時鐘的穩(wěn)定性。

本文介紹的低功耗dsp處理器的設計,相對于其他處理器的解決方案具有成本低、復雜性小、產品上市時間短等優(yōu)點,并且能夠以較低的價格實現(xiàn)各種便攜式數(shù)字信號處理性能。該設計方法可作為同類設計的參考。