雷達(dá)回波模擬器中頻部分的實(shí)現(xiàn)

　　在各型雷達(dá)導(dǎo)引頭的研制開發(fā)中，經(jīng)常需要多次試驗(yàn)以檢驗(yàn)雷達(dá)對(duì)目標(biāo)回波信號(hào)的分析處理性能。然而一般外場(chǎng)試驗(yàn)雖然是最真實(shí)的實(shí)戰(zhàn)模擬，但需要耗費(fèi)大量的人力物力，試驗(yàn)成本昂貴，不適于研制階段的性能考核，通常只作為導(dǎo)彈整體研制完成后的最終性能考核驗(yàn)證。雷達(dá)回波模擬器正是為適應(yīng)上述需求研制出現(xiàn)的，它不僅為設(shè)計(jì)者節(jié)省大量的研制費(fèi)用，而且可以縮短研制周期，提高工作效率。

　　從實(shí)現(xiàn)方法上，雷達(dá)回波模擬器一般分為兩大類：存儲(chǔ)回放式和自主產(chǎn)生式。兩種方式都有各自的優(yōu)缺點(diǎn)。存儲(chǔ)回放式對(duì)波形參數(shù)中如帶寬、脈寬等的變化不敏感，可自動(dòng)適應(yīng)；但對(duì)于脈間頻率捷變情況下的測(cè)頻處理則很難快速高精度實(shí)現(xiàn)，且由于高速A／D的限制，模擬回波信號(hào)的信噪比很難做高。自主產(chǎn)生式則規(guī)避了存儲(chǔ)回放式的上述缺點(diǎn)，但對(duì)如帶寬、脈寬等波形的變化必須依靠產(chǎn)品提供信息，靈活性有所欠缺。

　　本文論述一種自主產(chǎn)生式的雷達(dá)回波模擬器中頻部分的設(shè)計(jì)實(shí)現(xiàn)方法，該模擬器可產(chǎn)生脈沖單頻、脈沖線性調(diào)頻、步進(jìn)頻、步進(jìn)頻+線性調(diào)頻等多種波形的雷達(dá)回波信號(hào)，并可產(chǎn)生雙目標(biāo)和參數(shù)可控的帶限高斯白噪聲，可模擬主要的干擾類型；輸出信號(hào)既可以直接用于信號(hào)處理機(jī)的中頻注入式測(cè)試，也可上變頻后用于雷達(dá)系統(tǒng)的射頻條件下的各種測(cè)試驗(yàn)證。以下對(duì)該中頻雷達(dá)回波模擬器的實(shí)現(xiàn)方法予以詳細(xì)闡述。

　　1 回波信號(hào)理論分析

　　按照設(shè)計(jì)要求，該模擬器需要模擬脈沖單頻、脈沖線性調(diào)頻、步進(jìn)頻、步進(jìn)頻+線性調(diào)頻共四種波形的信號(hào)。其中，步進(jìn)頻又包括順序步進(jìn)頻和隨機(jī)步進(jìn)頻兩種類型。這些波形的雷達(dá)回波信號(hào)，均可以統(tǒng)一表示為式（1）的形式：

　　式中：c為光速；N為相參幀的脈沖總個(gè)數(shù)；i表示相參幀內(nèi)的第幾個(gè)脈沖；To為脈沖寬度；Tr為脈沖周期；fc為相參幀內(nèi)首脈沖的載頻；△f為脈沖間最小步進(jìn)頻差；bi△f為第i個(gè)脈沖在初始載頻基礎(chǔ)上的頻率變化（僅適用于脈間頻率捷變波形，非脈間捷變波形則bi=0）；k為線性調(diào)頻波形時(shí)的脈內(nèi)調(diào)頻變化率（非脈內(nèi)線性調(diào)頻則k=0）；Ro為目標(biāo)當(dāng)前距離；v為目標(biāo)當(dāng)前速度。

　　由以上分析可知，無(wú)論上述何種波形，均可根據(jù)式（1）計(jì)算脈沖的延時(shí)、每個(gè)脈沖的脈內(nèi)初相、以及每個(gè)脈沖的載頻等參數(shù)，并對(duì)這些參數(shù)在與產(chǎn)品同步的基礎(chǔ)上予以實(shí)時(shí)控制來(lái)進(jìn)行模擬實(shí)現(xiàn)。根據(jù)發(fā)射波形，還要決定是否添加脈內(nèi)頻率線性調(diào)制。

　　2 回波模擬器系統(tǒng)設(shè)計(jì)

根據(jù)系統(tǒng)需求和前述雷達(dá)回波信號(hào)理論分析，該中頻雷達(dá)回波模擬器（以下簡(jiǎn)稱模擬器）采用了如圖1所示的系統(tǒng)實(shí)現(xiàn)方案。

　　該模擬器通過(guò)單片機(jī)（AVR8515）與上位機(jī)進(jìn)行異步串行通信，單片機(jī)完成通信協(xié)議的解包、打包等過(guò)程，接收上位機(jī)中用戶設(shè)定的目標(biāo)和干擾參數(shù)，發(fā)送模擬器的實(shí)時(shí)模擬狀態(tài)信息給上位機(jī)。系統(tǒng)以DSP（ADSP-21060）作為脈沖參數(shù)的實(shí)時(shí)計(jì)算單元，單片機(jī)與DSP問(wèn)通過(guò)雙口RAM進(jìn)行信息交換。DSP得到兩個(gè)目標(biāo)的模擬參數(shù)后，根據(jù)參數(shù)變化的時(shí)間節(jié)拍，計(jì)算一個(gè)相參幀兩目標(biāo)的各脈沖的初相、載頻、脈沖延時(shí)等參數(shù)，并寫給雙口RAM。系統(tǒng)以FPGA（XC2V3000）作為信號(hào)處理與控制單元，F(xiàn)PGA讀取后，在產(chǎn)品提供的處理幀同步信號(hào)和同步調(diào)制脈沖控制下，結(jié)合產(chǎn)品串口傳過(guò)來(lái)的波形類型的信息（如：脈內(nèi)單頻還是線性調(diào)頻），形成兩個(gè)目標(biāo)的延時(shí)脈沖，并控制兩個(gè)目標(biāo)各自的DDS（AD9858）信號(hào)產(chǎn)生單元，產(chǎn)生出兩個(gè)目標(biāo)信號(hào)。帶限的高斯白噪聲的數(shù)字正交基帶也由FPGA產(chǎn)生，并同步AD9957的數(shù)字正交上變頻功能將基帶調(diào)制到所需的中心頻上。目標(biāo)1、目標(biāo)2和噪聲信號(hào)的合成由模擬電路實(shí)現(xiàn)，并實(shí)現(xiàn)一定的功率控制，最后輸出所需的中頻雷達(dá)回波信號(hào)。模擬器系統(tǒng)各單元時(shí)鐘的相參性至關(guān)重要，由專用時(shí)鐘管理芯片（AD9510）產(chǎn)生FPGA，AD9858，AD9957的工作時(shí)鐘。

　　3 關(guān)鍵模塊設(shè)計(jì)

　　3.1 數(shù)字延時(shí)模塊

　　對(duì)于脈沖的數(shù)字延遲的實(shí)現(xiàn)，方法1是將DSP計(jì)算得到的延時(shí)時(shí)鐘個(gè)數(shù)值D，轉(zhuǎn)換為N位的二進(jìn)制碼，利用二進(jìn)制碼進(jìn)行控制。可采用如圖2基于寄存器的方法實(shí)現(xiàn)，這種方法優(yōu)點(diǎn)是沒(méi)有固定延遲，最小可實(shí)現(xiàn)零延遲。但當(dāng)N增大時(shí)，此法耗費(fèi)的FPGA觸發(fā)器資源呈幾何級(jí)數(shù)增加，因此，不適用于需要實(shí)現(xiàn)很大延時(shí)的場(chǎng)合。

　　方法2是采用如圖3所示的存儲(chǔ)轉(zhuǎn)發(fā)的方式，具體是：將輸入的待延時(shí)脈沖，用延時(shí)時(shí)鐘采樣后，以左端口地址A在每個(gè)延時(shí)時(shí)鐘周期遞增加1寫入單bit的雙口RAM中，右端口以地址B在每個(gè)延時(shí)時(shí)鐘周期遞增加1進(jìn)行按序讀取，左右端口操作到（2N+1-1）的上限地址后自動(dòng)返回0地址繼續(xù)各自遞增操作。地址A和地址B滿足：B=A—D。D為需要的延時(shí)時(shí)鐘個(gè)數(shù)值。當(dāng)AD時(shí)，取負(fù)數(shù)的補(bǔ)碼作為地址B。

方法2避免了大延時(shí)情況下觸發(fā)器資源過(guò)度耗費(fèi)，但存在固定延時(shí)，另當(dāng)延時(shí)時(shí)鐘頻率很高時(shí)，雙口RAM的讀寫速度難以滿足要求。因此，本系統(tǒng)在實(shí)踐中對(duì)方法2進(jìn)行了改進(jìn)設(shè)計(jì)，如圖4所示。

　　本設(shè)計(jì)將待延時(shí)的脈沖經(jīng)延時(shí)時(shí)鐘采樣后，經(jīng)串并轉(zhuǎn)換形成16 b的數(shù)據(jù)，每16個(gè)延時(shí)時(shí)鐘完成一次串／并轉(zhuǎn)換，并輸出一個(gè)16 b寬度的雙口RAM的左端口寫時(shí)鐘，地址A仍按序累加。將地址A末位補(bǔ)上四個(gè)“1”構(gòu)成寬地址x；x—D=Y（補(bǔ)碼形式）；式中：D為DSP計(jì)算的延時(shí)時(shí)鐘個(gè)數(shù)值。將Y（二進(jìn)制）的低四位提取出來(lái)作為碼值C；其余高位構(gòu)成圖中雙端口RAM的右端口讀地址。其讀時(shí)鐘由圖右的并／串轉(zhuǎn)換單元每16個(gè)延時(shí)時(shí)鐘周期輸出一個(gè)脈沖；并／串轉(zhuǎn)換單元將讀出的16位數(shù)據(jù)轉(zhuǎn)換恢復(fù)為脈沖，經(jīng)過(guò)如圖1寄存器方式實(shí)現(xiàn)的4位寄存器延時(shí)環(huán)節(jié)（控制碼為碼值C）延時(shí)后，輸出延時(shí)后的脈沖。

　　該方法將雙口的讀寫時(shí)鐘降速到延時(shí)時(shí)鐘的16分頻，大大降低了雙口RAM的速度壓力，更易于實(shí)現(xiàn)。另16 b的雙口RAM也可借助片外雙口RAM實(shí)現(xiàn)，降低對(duì)FPGA存儲(chǔ)資源的依賴。該方法的缺點(diǎn)是有更大的固定延遲，雖在延時(shí)大時(shí)可預(yù)先由DSP修正控制值，但對(duì)要求延時(shí)小于其固定延時(shí)的情況則無(wú)法適用。本系統(tǒng)綜合采用兩種方法解決，即：DSP輸出碼值的最高位決定延時(shí)方法的切換，當(dāng)需求的延時(shí)大于固定延時(shí)時(shí)則采用圖4的方法；而需求的延時(shí)小于固定延時(shí)時(shí)采用圖2的寄存器法。