片上系統(tǒng)SoC設(shè)計流程

　　20世紀(jì)90年代中期，因使用ASIC實現(xiàn)芯片組受到啟發(fā)，萌生應(yīng)該將完整計算機所有不同的功能塊一次直接集成于一顆硅片上的想法。這種芯片，初始起名叫System on a Chip（SoC），直譯的中文名是系統(tǒng)級芯片。

　　如何界定SoC，認(rèn)識并未統(tǒng)一。但可以歸納如下：

　　①SoC應(yīng)由可設(shè)計重用的IP核組成，IP核是具有復(fù)雜系統(tǒng)功能的能夠獨立出售的VLSI塊；

　　②IP核應(yīng)采用深亞微米以上工藝技術(shù)；

　　③SoC中可以有多個MPU、DSP、MCU或其復(fù)合的IP核。

　　SoC 技術(shù)設(shè)計系統(tǒng)芯片流程

　　用SoC 技術(shù)設(shè)計系統(tǒng)芯片，一般先要進(jìn)行軟硬件劃分，將設(shè)計基本分為兩部分：芯片硬件設(shè)計和軟件協(xié)同設(shè)計。芯片硬件設(shè)計包括：

　　1．功能設(shè)計階段。

　　設(shè)計人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。更可進(jìn)一步規(guī)劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè)計在電路板上。

　　2．設(shè)計描述和行為級驗證

　　能設(shè)計完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實現(xiàn)這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互

　　動的訊號，及未來產(chǎn)品的可靠性。決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實現(xiàn)各模塊的設(shè)計。接著，利用VHDL 或Verilog 的電路仿真器，對設(shè)計進(jìn)行功能驗證（functionsimulation，或行為驗證 behavioral simulation）。注意，這種功能仿真沒有考慮電路實際的延遲，但無法獲得精確的結(jié)果。

　　3．邏輯綜合

　　確定設(shè)計描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷欤╨ogic cell library），作為合成邏輯電路時的參考依據(jù)。硬件語言設(shè)計描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個重要因素。事實上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法只適于做為系統(tǒng)評估時的仿真模型，而不能被綜合工具接受。邏輯綜合得到門級網(wǎng)表。

　　4．門級驗證（Gate-Level Netlist Verification）

　　門級功能驗證是寄存器傳輸級驗證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級驗證工具完成。注意，此階段仿真需要考慮門電路的延遲。

　　5．布局和布線

　　布局指將設(shè)計好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意，各模塊之間的連線通常比較長，因此，產(chǎn)生的延遲會嚴(yán)重影響SOC的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。