多端口SDRAM控制器的設(shè)計與實(shí)現(xiàn)

　　2.5 時鐘產(chǎn)生模塊：

　　通過使用PLL(鎖相環(huán)) 資源為FPGA 內(nèi)部的時序元件提供穩(wěn)定的時鐘以及為SDRAM 提供可靠的時鐘，本設(shè)計中為100MHz 。

　　1 SDRAM 控制接口模塊：該模塊主要完成對SDRAM 的命令解碼、初始化配置等。

　　2 數(shù)據(jù)通路模塊：

　　根據(jù)模式寄存器的模式字及對用戶指令的分析結(jié)果，使SDRAM 的地址及數(shù)據(jù)和相應(yīng)的操作指令在時序上同步。

　　3 仿真驗(yàn)證

　　使用Modesim 軟件[6]對多端口SDRAM 控制器進(jìn)行仿真驗(yàn)證，得到的SDRAM 讀寫信號仿真波形圖時序合理、邏輯正確，可以從多個緩存FIFO 輪流地向SDRAM 以頁突發(fā)模式進(jìn)行讀寫操作，有效利用了SDRAM 的帶寬，而數(shù)據(jù)采集和數(shù)據(jù)顯示模塊可以在不受SDRAM 操作時序影響的情況下，連續(xù)地向緩存FIFO 中存取數(shù)據(jù)。仿真波形如圖3 所示：

　　將該控制器集成到視頻數(shù)據(jù)采集顯示系統(tǒng)的設(shè)計中，經(jīng)QuartusII 分析綜合，生成的網(wǎng)表文件下載到FPGA 芯片上，并將數(shù)字?jǐn)z像頭和VGA 顯示器連接好，進(jìn)行實(shí)際硬件驗(yàn)證，幾經(jīng)調(diào)試，該系統(tǒng)已能夠成功運(yùn)行并且達(dá)到了良好的實(shí)時顯示效果。

　　4 結(jié) 論

　　本文使用狀態(tài)機(jī)的設(shè)計思想，采用Verilog 硬件描述語言設(shè)計實(shí)現(xiàn)了一種基于FPGA 的，可用于多數(shù)據(jù)緩存的、高效利用SDRAM 帶寬的多端口SDRAM 控制器。

　　本文作者創(chuàng)新點(diǎn)：設(shè)計實(shí)現(xiàn)的SDRAM 控制器能夠完成多端口數(shù)據(jù)緩存，充分利用了SDRAM 的有效帶寬，提高了存取速度，只要稍加修改就可以應(yīng)用到圖像處理，視頻監(jiān)控等需要高速多數(shù)據(jù)緩存的場合，可重用性好。