低溫二維晶體管可能比預(yù)期更早出現(xiàn)

英特爾、三星和臺(tái)積電等芯片制造巨頭看到了硅晶體管的關(guān)鍵部件被只有幾個(gè)原子厚的半導(dǎo)體取代的未來(lái)。盡管他們報(bào)告了實(shí)現(xiàn)這一目標(biāo)的進(jìn)展，但人們普遍認(rèn)為這個(gè)未來(lái)還需要十多年的時(shí)間?，F(xiàn)在，麻省理工學(xué)院的一家初創(chuàng)公司認(rèn)為它已經(jīng)破解了制造商業(yè)規(guī)模 2D 半導(dǎo)體的密碼，并預(yù)計(jì)芯片制造商將在這一半的時(shí)間內(nèi)將它們集成到先進(jìn)芯片中。

CDimension開發(fā)了一種生長(zhǎng)二硫化鉬（MoS2），一種二維半導(dǎo)體，在足夠低的溫度下安裝在硅上，不會(huì)損壞底層硅電路。這可以允許在現(xiàn)有硅電路上方集成 2D 晶體管層，并最終實(shí)現(xiàn) 由 2D 設(shè)備制成的多層 3D 芯片。

“很多人認(rèn)為二維半導(dǎo)體是仍在實(shí)驗(yàn)室中的東西，”CDimension 首席執(zhí)行官兼聯(lián)合創(chuàng)始人朱佳迪說(shuō)?！暗?CDimension 有一個(gè)專為 2D 材料生長(zhǎng)而設(shè)計(jì)的專有工具......我們已經(jīng)解決了許多關(guān)鍵的 [2D 材料] 問題，涉及晶圓級(jí)均勻性、器件性能和變化、器件可靠性以及與硅制造工藝的兼容性。他說(shuō)，總而言之，二維半導(dǎo)體已準(zhǔn)備好進(jìn)入工業(yè)發(fā)展階段。

CDimension 的大部分計(jì)劃都取決于它用于構(gòu)建單層 MoS 的專有流程2在整個(gè) 300 毫米晶圓上，溫度僅為約 200 °C。2D 材料是通過化學(xué)氣相沉積形成的，其中汽化的前體化學(xué)品在表面上反應(yīng)以涂覆它。但通常制造 2D 材料的反應(yīng)需要 1,000 °C 以上的溫度。 這個(gè)數(shù)字太高了，會(huì)損壞制造晶體管所需的任何底層結(jié)構(gòu)。如今，研究人員通過單獨(dú)沉積 2D 半導(dǎo)體，然后將其巧妙地轉(zhuǎn)移到硅晶片上來(lái)解決這個(gè)問題。但 CDimension 的系統(tǒng)可以在硅片上生長(zhǎng)材料而不會(huì)損壞。

2D 半導(dǎo)體業(yè)務(wù)

這家初創(chuàng)公司目前的部分業(yè)務(wù)是運(yùn)送生長(zhǎng)有 2D 材料的硅晶片，以便客戶可以對(duì)其進(jìn)行評(píng)估并構(gòu)建設(shè)備?；蛘撸蛻艨梢园l(fā)送已經(jīng)處理過的晶圓，以便它們上有硅電路或結(jié)構(gòu)。然后 CDimension 可以生長(zhǎng) MoS2或其他 2D 材料并將其發(fā)送回給客戶，這樣他們就可以將一層 2D 設(shè)備與他們的硅電路集成在一起。 

 用CDimension工藝制成的測(cè)試晶圓位于顯微鏡下方。C指數(shù)

后者可能是二維半導(dǎo)體的第一個(gè)工業(yè)產(chǎn)品?！拔覀冋谡故竟杓?2D 材料的可能性，”Zhu 說(shuō)。“但 2D 材料也可能用于高度規(guī)模的邏輯設(shè)備。這可能是下一步。

英特爾、三星和臺(tái)積電等芯片制造商報(bào)告了旨在用 MoS 取代其未來(lái)晶體管中的硅納米片的研究2和其他 2D 半導(dǎo)體在 2024 年 12 月的 IEEE 國(guó)際電子設(shè)備會(huì)議上。在同一次會(huì)議上，Zhu 和他來(lái)自 IEEE 研究員 Tomás Palacios 和 Jing Kong 的麻省理工學(xué)院實(shí)驗(yàn)室的同事們表明，低溫合成可產(chǎn)生 MoS2晶體管具有多個(gè)堆疊通道，類似于納米片晶體管。（Palacios 是 CDimension 的戰(zhàn)略顧問。通過縮小設(shè)備，該團(tuán)隊(duì)預(yù)測(cè)此類設(shè)備在功耗、性能和占用面積方面可以滿足并超過未來(lái) 10A（1 納米）節(jié)點(diǎn)的要求。

Zhu 說(shuō)，采用 2D 半導(dǎo)體的一個(gè)重要?jiǎng)訖C(jī)是降低功耗。晶體管在導(dǎo)通（動(dòng)態(tài)功率）和關(guān)閉（靜態(tài)功率）時(shí)都會(huì)損失功率。由于 2D 晶體管的厚度剛剛超過 0.6 nm，因此其特性可以使其使用大約一半的電壓運(yùn)行當(dāng)今硅器件，從而節(jié)省動(dòng)態(tài)功耗。當(dāng)它們關(guān)閉時(shí)，您最需要擔(dān)心的是漏電流。但 MoS2的帶隙是硅的兩倍多，這意味著電荷需要更多的能量才能泄漏到整個(gè)設(shè)備。Zhu 說(shuō)，使用 CDimension 材料制造的器件消耗的能量?jī)H為硅器件的千分之一。

除了 MoS2，這是一種導(dǎo)電子（n型）半導(dǎo)體，該初創(chuàng)公司還提供二硒化鎢（一種p型半導(dǎo)體）以及二維絕緣膜，例如六方氮化硼。如果 2D 半導(dǎo)體要在未來(lái)的 CMOS 芯片中接管，就需要整個(gè)組合。