混合鍵合在3D芯片中扮演主角

芯片制造商正在繼續(xù)爭奪每一寸空閑的納米空間，以繼續(xù)縮小電路尺寸，但未來五年，一項(xiàng)涉及尺寸大得多（數(shù)百或數(shù)千納米）的技術(shù)可能同樣重要。

該技術(shù)稱為混合鍵合，將兩個(gè)或多個(gè)芯片堆疊在同一封裝中。這使得芯片制造商能夠增加其處理器和存儲(chǔ)器中晶體管的數(shù)量，盡管晶體管的尺寸縮小正在普遍放緩，這曾經(jīng)推動(dòng)了摩爾定律。今年 5 月在丹佛舉行的 IEEE 電子元件和技術(shù)會(huì)議（ECTC）上，來自世界各地的研究小組公布了該技術(shù)的多項(xiàng)改進(jìn)，其中一些結(jié)果可能導(dǎo)致 3D 堆疊芯片之間的連接密度達(dá)到創(chuàng)紀(jì)錄的水平：每平方毫米硅約有 700 萬個(gè)連接。

英特爾公司的 Yi Shi 在 ECTC 會(huì)議上對(duì)工程師們說，由于半導(dǎo)體進(jìn)步的新特性，所有這些聯(lián)系都是必要的。摩爾定律現(xiàn)在受制于一種稱為系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）的概念，根據(jù)這一概念，芯片的功能（如高速緩沖存儲(chǔ)器、輸入/輸出和邏輯）將使用最適合每種功能的制造技術(shù)分別制造。然后再利用混合鍵合技術(shù)和其他先進(jìn)的封裝技術(shù)將這些子系統(tǒng)組裝起來，使它們能像單個(gè)硅片一樣正常工作。但是，這只有在高密度連接的情況下才能實(shí)現(xiàn)。

在所有先進(jìn)封裝技術(shù)中，混合鍵合技術(shù)提供的垂直連接密度最高。因此，它是先進(jìn)封裝行業(yè)中增長最快的領(lǐng)域，Yole 集團(tuán)技術(shù)和市場分析師 Gabriella Pereira 說。根據(jù) Yole 集團(tuán)的預(yù)測，到 2029 年，整個(gè)市場規(guī)模將增長兩倍多，達(dá)到 380 億美元，屆時(shí)混合鍵合技術(shù)將占整個(gè)市場的一半左右，盡管目前還只是一小部分。

在混合鍵合中，每個(gè)芯片的頂面上都有銅墊。銅的周圍是絕緣層，通常是氧化硅，而焊盤本身則從絕緣層表面略微凹入。在對(duì)氧化物進(jìn)行化學(xué)改性后，將兩個(gè)芯片面對(duì)面壓在一起，使每個(gè)芯片上的凹?jí)|對(duì)齊。然后緩慢加熱夾層，使銅在間隙中膨脹并熔化，從而將兩個(gè)芯片連接起來。

1、混合鍵合從兩個(gè)晶圓或一個(gè)芯片和一個(gè)晶圓相對(duì)開始。配合面覆蓋有氧化物絕緣層和略微凹陷的銅墊，與芯片的互連層相連。

2、將硅片壓在一起以在氧化物之間形成初始鍵。

3、然后緩慢加熱堆疊的硅片，牢固地連接氧化物并擴(kuò)展銅以形成電連接。

為了形成更牢固的鍵合，工程師們正在壓平氧化物的最后幾納米。即使是輕微的凸起或彎曲也會(huì)破壞緊密的連接。銅必須從氧化物表面凹陷到恰到好處的程度。凹陷太多則無法形成連接。凹陷太少則會(huì)將晶圓推開。研究人員正在研究如何將銅的水平控制到單個(gè)原子層。晶圓之間的初始連接是弱氫鍵。退火后，連接變成強(qiáng)共價(jià)鍵。研究人員預(yù)計(jì)，使用不同類型的表面（如碳氮化硅，它有更多位置可以形成化學(xué)鍵）將使晶圓之間的連接更牢固?；旌湘I合的最后一步可能需要幾個(gè)小時(shí)，而且需要高溫。研究人員希望降低溫度，縮短工藝時(shí)間。盡管兩片晶圓上的銅擠壓在一起形成電連接，但金屬晶粒邊界通常不會(huì)從一側(cè)跨越到另一側(cè)。研究人員正試圖使大的單晶銅晶?？缭竭吔纾蕴岣邔?dǎo)電性和穩(wěn)定性。

混合鍵合工藝既可以將單個(gè)尺寸的芯片連接到裝滿較大尺寸芯片的晶圓上，也可以將兩個(gè)裝滿相同尺寸芯片的晶圓連接起來。Pereira 說，后一種工藝比前一種工藝更為成熟，部分原因是它在相機(jī)芯片中的應(yīng)用。例如，歐洲微電子研究機(jī)構(gòu) Imec 的工程師已經(jīng)創(chuàng)造了一些有史以來最密集的晶圓對(duì)晶圓鍵合，鍵合距離（或間距）僅為 400 納米。但 Imec 的芯片對(duì)晶圓鍵合間距僅為 2 微米。

與目前生產(chǎn)的先進(jìn) 3D 芯片相比，后者有了巨大進(jìn)步，因?yàn)楹笳叩倪B接間距約為 9 微米。與前代技術(shù)相比，這是一個(gè)更大的飛躍：焊料 "微凸點(diǎn) "的間距只有幾十微米。

"就現(xiàn)有設(shè)備而言，晶圓與晶圓之間的對(duì)準(zhǔn)比芯片與芯片之間的對(duì)準(zhǔn)更容易。法國研究機(jī)構(gòu) CEA Leti 的集成與封裝科學(xué)負(fù)責(zé)人 Jean-Charles Souriau 說："大多數(shù)微電子工藝都是為完整晶圓制造的。但在 AMD 等公司的高端處理器中，片上晶圓（或晶粒到晶圓）技術(shù)大放異彩，該技術(shù)被用于在其先進(jìn)的 CPU 和人工智能加速器中組裝計(jì)算核心和高速緩沖存儲(chǔ)器。

為了使這兩種方案的間距越來越小，研究人員正致力于使表面更平整，使綁定的晶圓更好地粘在一起，并縮短整個(gè)過程的時(shí)間，降低其復(fù)雜性。如果能做到這一點(diǎn)，就能徹底改變芯片的設(shè)計(jì)方式。

不同方法的研究進(jìn)展

最近進(jìn)行的晶圓級(jí)（WoW）研究實(shí)現(xiàn)了從 360 納米到 500 納米的最緊湊間距，其中在平面度方面投入了大量精力。要以 100 納米級(jí)的精度將兩個(gè)晶圓粘合在一起，整個(gè)晶圓必須幾乎完全平整。如果有絲毫的彎曲或翹曲，整塊晶圓就無法連接。

壓平晶圓是一種稱為化學(xué)機(jī)械平坦化（CMP）的工藝。它對(duì)芯片制造至關(guān)重要，尤其是在生產(chǎn)晶體管上方的互連層時(shí)。

"Souriau 說："CMP 是我們必須控制的混合鍵合關(guān)鍵參數(shù)。在 ECTC 上展示的結(jié)果表明，CMP 又上了一個(gè)臺(tái)階，它不僅能使整個(gè)晶圓平整，還能減少銅墊之間絕緣層上僅有的納米級(jí)圓度，以確保更好的連接。

其他研究人員則專注于確保這些部件足夠牢固地粘在一起。為此，他們嘗試使用不同的表面材料，如碳化硅代替氧化硅，并采用不同的方案對(duì)表面進(jìn)行化學(xué)激活。最初，晶圓或芯片被壓在一起時(shí)，它們是通過相對(duì)較弱的氫鍵固定在一起的，人們關(guān)心的是在進(jìn)一步的加工步驟中，所有部件是否都能保持在原位。連接后，晶圓和芯片會(huì)在一個(gè)稱為退火的過程中緩慢加熱，以形成更強(qiáng)的化學(xué)鍵。這些化學(xué)鍵到底有多強(qiáng)--甚至如何找出這些化學(xué)鍵--是 ECTC 會(huì)議上的大部分研究課題。

最終的鍵合強(qiáng)度部分來自銅連接。退火步驟使銅在間隙中膨脹，形成導(dǎo)電橋。三星的 Seung Ho Hahn 解釋說，控制間隙的大小是關(guān)鍵。膨脹太小，銅就不會(huì)熔合。膨脹太大，晶圓就會(huì)被推開。這是一個(gè)納米級(jí)的問題，Hahn 報(bào)告了他對(duì)一種新化學(xué)工藝的研究，他希望通過每次蝕刻掉一個(gè)原子層來獲得恰到好處的銅。

連接的質(zhì)量也很重要。芯片互連中的金屬不是單晶，而是由許多晶粒組成，這些晶粒朝向不同的方向。即使銅膨脹后，金屬的晶粒邊界通常也不會(huì)從一側(cè)跨越到另一側(cè)。這種跨越應(yīng)該會(huì)降低連接的電阻并提高其可靠性。日本東北大學(xué)的研究人員報(bào)告了一種新的冶金方案，該方案最終可以生成跨越邊界的大型單晶銅?！高@是一個(gè)巨大的變化，」東北大學(xué)的副教授 Takafumi Fukushima 說?！肝覀儸F(xiàn)在正在分析其背后的原因。」

在 ECTC 上討論的其他實(shí)驗(yàn)主要集中在簡化鍵合過程上。有幾項(xiàng)實(shí)驗(yàn)試圖降低形成鍵合所需的退火溫度--通常約為 300 攝氏度，以最大限度地降低芯片因長時(shí)間加熱而受損的風(fēng)險(xiǎn)。來自應(yīng)用材料公司的研究人員介紹了一種從根本上縮短退火所需時(shí)間（從數(shù)小時(shí)縮短到僅 5 分鐘）的方法的研究進(jìn)展。

目前，晶圓上芯片（CoW）混合鍵合對(duì)高級(jí) CPU 和 GPU 制造商更有用：它允許芯片制造商將不同尺寸的芯片堆疊在一起，并在將每個(gè)芯片與另一個(gè)芯片綁定之前對(duì)其進(jìn)行測試，從而確保不會(huì)因?yàn)橐粋€(gè)有缺陷的部件而導(dǎo)致昂貴的 CPU 毀于一旦。

但是，CoW 具有 WoW 的所有困難，但卻少有緩解困難的選擇。例如，CMP 的設(shè)計(jì)目的是壓平晶圓，而不是單個(gè)晶粒。一旦芯片從源晶圓上切割下來并經(jīng)過測試，就很難再提高它們的接合準(zhǔn)備程度了。

不過，英特爾公司的研究人員報(bào)告了間距為 3 微米的 CoW 混合鍵合技術(shù)，如前所述，Imec 公司的一個(gè)研究小組也成功地實(shí)現(xiàn)了 2 微米的間距，這主要是通過在轉(zhuǎn)移的裸片仍附著在晶圓上時(shí)使其非常平整，并在整個(gè)過程中保持特別清潔。這兩個(gè)小組都使用等離子體蝕刻技術(shù)來切割芯片，而不是使用專用刀片的常規(guī)方法。與刀片不同，等離子刻蝕不會(huì)導(dǎo)致邊緣崩裂，從而產(chǎn)生可能影響連接的碎屑。它還允許 Imec 小組塑造模具形狀，制作倒角，從而減輕可能破壞連接的機(jī)械應(yīng)力。

ECTC 的幾位研究人員表示，CoW 混合鍵合對(duì)未來的高帶寬內(nèi)存（HBM）至關(guān)重要。HBM 是在控制邏輯芯片上堆疊的 DRAM 芯片，目前有 8 到 12 個(gè)芯片。HBM 通常與高端 GPU 放在同一個(gè)封裝內(nèi)，對(duì)于處理運(yùn)行大型語言模型（如 ChatGPT）所需的海嘯式數(shù)據(jù)量至關(guān)重要。如今，HBM 芯片采用微凸塊技術(shù)堆疊，因此每層之間都有由有機(jī)填充物包圍的微小焊球。

但隨著人工智能對(duì)內(nèi)存的需求越來越高，DRAM 制造商希望在 HBM 芯片中堆疊 20 層或更多層。微凸塊所占的體積意味著這些堆疊層很快就會(huì)過高，無法與 GPU 正常封裝在一起?；旌湘I合技術(shù)可以縮小 HBM 的高度，還能更容易地從封裝中帶走多余的熱量，因?yàn)閷优c層之間的熱阻更小。

在 ECTC 上，三星工程師展示了混合鍵合技術(shù)可以產(chǎn)生 16 層 HBM 堆棧。"三星公司的高級(jí)工程師 Hyeonmin Lee 說："我認(rèn)為使用這種技術(shù)可以制造出超過 20 層的堆棧。其他新的 CoW 技術(shù)也有助于將混合鍵合技術(shù)引入高帶寬內(nèi)存。CEA Leti 的研究人員正在探索所謂的自對(duì)準(zhǔn)技術(shù)，Souriau 說。這將有助于確保僅使用化學(xué)工藝就能實(shí)現(xiàn)良好的 CoW 連接。每個(gè)表面的某些部分將被制成疏水的，而某些部分將被制成親水的，從而使表面能夠自動(dòng)滑入到位。

在 ECTC 會(huì)議上，來自東北大學(xué)和雅馬哈機(jī)器人公司的研究人員報(bào)告了類似方案的研究成果，他們利用水的表面張力對(duì) DRAM 實(shí)驗(yàn)芯片上 5μm 的焊盤進(jìn)行對(duì)齊，精度超過 50nm。

混合鍵合的界限

研究人員幾乎肯定會(huì)繼續(xù)縮小混合鍵合連接的間距。臺(tái)積電尋路系統(tǒng)項(xiàng)目經(jīng)理 Han-Jong Chia 告訴 ECTC 的工程師，200 納米的 WoW 間距不僅是可能的，而且是理想的。臺(tái)積電計(jì)劃在兩年內(nèi)推出一種稱為背面功率傳輸?shù)募夹g(shù)。(這種技術(shù)將芯片上龐大的功率傳輸互連線置于硅表面之下，而不是之上。根據(jù)臺(tái)積電研究人員的計(jì)算，由于沒有了這些電源導(dǎo)管，最上層可以更好地連接到更小的混合鍵合焊盤上。使用 200 納米鍵合焊盤的背面功率傳輸將大大減少三維連接的電容，從而使能效和信號(hào)速度比使用 400 納米鍵合焊盤時(shí)提高八倍之多。

Chia 認(rèn)為，在未來的某個(gè)時(shí)刻，如果鍵合間距進(jìn)一步縮小，那么 "折疊 "電路塊，使其橫跨兩個(gè)晶片來構(gòu)建，可能會(huì)變得切實(shí)可行。這樣，現(xiàn)在電路塊內(nèi)的一些長連接就可以采用垂直捷徑，從而有可能加快計(jì)算速度并降低功耗。

混合鍵合可能并不局限于硅。"CEA Leti 的 Souriau 說："如今，硅-硅晶圓的發(fā)展十分迅速，但我們也在尋求氮化鎵與硅晶圓、玻璃晶圓...... 所有材料之間的混合鍵合。他所在的組織甚至展示了量子計(jì)算芯片的混合鍵合研究，其中涉及超導(dǎo)鈮而不是銅的排列和鍵合。

Souriau 說：「很難說極限會(huì)是多少。事情發(fā)展得非?？??！?/span>