王炸，英特爾PowerVia芯片背面供電即將量產，遙遙領先三星和臺積電

本文轉自電子工程世界（EEWorld）。

在下周的VLSI會議上，英特爾將發(fā)布兩篇論文，介紹即將推出的PowerVia芯片制造技術的進展。而在第三篇論文中，英特爾技術專家Mauro Kobrinsky還將闡述英特爾對PowerVia更先進部署方法的研究成果，如同時在晶圓正面和背面實現信號傳輸和供電。

PowerVia將于2024年上半年在Intel 20A制程節(jié)點上推出。

作為延續(xù)摩爾定律的關鍵技術，英特爾將PowerVia技術和RibbonFET晶體管的研發(fā)分開進行，以確保PowerVia可以被妥善地用于Intel 20A和Intel 18A制程芯片的生產中。在與同樣將與Intel 20A制程節(jié)點一同推出的RibbonFET晶體管集成之前，PowerVia在其內部測試節(jié)點上進行了測試，以不斷調試并確保其功能良好。經在測試芯片上采用并測試PowerVia，英特爾證實了這項技術確實能顯著提高芯片的使用效率，單元利用率（cell utilization）超過90%，并有助于實現晶體管的大幅微縮，讓芯片設計公司能夠提升產品性能和能效。

PowerVia 和 RibbonFET的組合，尤其是PowerVia被英特爾視為新的“FinFET”時刻，畢竟在RibbonFET上，和其他對手的GAAFET相比不會領先，但PowerVia是絕對領先的。預計臺積電在2026年底或2027年初的N2P節(jié)點之前不會部署這項技術。

也正因此，PowerVia被英特爾拿來與如應變硅（strained silicon）、高K金屬柵極（Hi-K metal gate）和FinFET晶體管的創(chuàng)新相提并論，這幾項技術都是英特爾率先在業(yè)界推出的。

“這是英特爾迎接埃米（angstrom）時代的創(chuàng)舉”，更重要的是Intel 20A和Intel 18A制程不只是面向英特爾產品，同時也對英特爾代工服務（IFS）具有深遠意義。

英特爾的PowerVia是什么

英特爾提供過一段視頻，以形象的介紹PowerVia架構，具體可參考https://www.intel.com/content/www/us/en/silicon-innovations/6-pillars/process.html。

背面供電網絡 (BSP/BS-PDN) 是過去幾年在整個芯片制造行業(yè)悄然發(fā)展的技術，與EUV類似，BS-PDN也被視為繼續(xù)開發(fā)更精細工藝節(jié)點技術的基石。

想了解背面供電網絡的價值，就需要從芯片制造開始了解。芯片內部的功率傳輸網絡需要從蝕刻晶體管的第一層開始，這是芯片上最小和最復雜的層，也是最需要EUV和多重曝光等高精度工具的地方。簡而言之，它是芯片中最昂貴和最復雜的層，對芯片的構造方式和測試方式都有重大影響。

在此之上，逐漸搭建各種金屬層，以將電子傳輸到不同晶體管（包括緩存、緩沖器、加速器）之間所需的所有布線，并進一步為更上層的電源提供路由。 英特爾將這比喻成制作比薩餅，這是一個粗略但形象的比喻。

現代高性能處理器通常有10到20個金屬層。比如Intel 4工藝，有16個邏輯層，間距從 30 nm到280 nm。 然后在其之上還有另外兩個“巨型金屬”層，僅用于電源布線和放置外部接口。

芯片制造完成之后，就會被翻轉過來倒裝，然后所有的連接部分，包括電源和數據接口就變到了芯片底部，晶體管在芯片頂部。倒裝的好處是芯片調試和冷卻可以從頂部接觸，從而變得更為方便。

然而，前端供電的缺點在于，電源線和信號線都位于芯片的同一側。兩條線都必須向下穿15層以上才能到達晶體管，既要爭奪空間，同時還要避免干擾，并且距離越長，電阻越大，效率越低，這被稱為IR Drop/Droop效應。

在芯片制造的大部分歷史中，這并不是一個大問題。但隨著芯片尺寸越來越小，這一問題開始凸顯。前端功率傳輸沒有明顯的硬性限制，但考慮到每一代芯片都越來越難縮小，這個問題已經變得太大（或者更確切地說太昂貴）而無法解決。

背面供電則是將信號和電源傳輸網絡分開，一側是信號，另外的一側（背面）是電源。

對于Intel的PowerVia實施這一概念，Intel實際上是將晶圓倒置，并拋光幾乎所有剩余的硅，直到它們到達晶體管層的底部。 屆時，英特爾隨后會在芯片的另一側構建用于供電的金屬層，類似于他們之前在芯片正面構建它們的方式。最終結果是，英特爾最終得到了本質上是雙面芯片，一側傳輸電源軌，另一側傳輸信號。

PowerVia的好處

遷移到背面供電有許多好處，首先，這對簡化芯片的構造具有重要影響?？梢苑艑捊饘賹拥暮穸?，Intel 4 + PowerVia的測試節(jié)點允許36 nm間距，而不是在Intel 4上要求30 nm間距。

背面供電網絡也準備好為芯片提供一些適度的性能改進。通過更直接的方式縮短晶體管的功率傳輸路徑有助于抵消IR Droop效應，從而更好地向晶體管層傳輸功率，并且消除干擾，英特爾稱之為“解決了數十年來的互連瓶頸問題”。

PowerVia的難點

首先是測試難題，晶體管層現在大致位于芯片的中間，而不是末端。這意味著傳統的調試工具無法直接戳穿已完成的芯片的晶體管層進行測試，而現在晶體管層和散熱層之間有 15 層左右的信號線。這些并非無法克服的挑戰(zhàn)，正如英特爾的論文所仔細闡述的那樣，而是英特爾在其設計中必須解決的問題。有趣的是，英特爾甚至在芯片設計中放置了一些“復活節(jié)彩蛋”缺陷，以便為英特爾的驗證團隊提供一些半可控的缺陷。據英特爾稱，他們的驗證團隊使用他們的PowerVia調試工具發(fā)現了所有這些Bug，有助于證明這些調試過程的有效性。

其次是制造難題，在芯片背面構建電源層是以前從未做過的事情，這增加了出錯的可能性。 因此，不僅電力傳輸需要工作，而且還不能影響良率。

英特爾使用了載體晶圓（carrier wafer）作為其構建過程的一部分，以提供芯片剛性。 在 PowerVia 晶圓的正面制造完成后，載體晶圓被粘合到該晶圓的正面，它是一個虛擬晶圓，以幫助支撐芯片。由于雙面芯片制造工藝會磨掉太多剩余的硅晶圓，因此沒有多少結構硅可以將整個芯片結合在一起。

反過來，該載體晶圓在其余下的生命周期中仍然是芯片的一部分。一旦芯片制造完成，英特爾就可以將鍵合的載體晶圓拋光到所需的厚度。 值得注意的是，由于載體晶圓位于芯片的信號側，這意味著它在晶體管和冷卻器之間存在另一層材料。英特爾改善熱傳遞的技術已經考慮到了這一點。

特別的，英特爾還使用 TSV 進行電源布線。在PowerVia中，芯片的晶體管層中有納米級 TSV（恰如其分地命名為 Nano TSV）。雖然電源軌仍然需要向上和越過晶體管層來輸送電力，但使用 TSV 可以讓電力更直接地輸送到晶體管層，避免了必須設計和內置埋入電源軌所需的路由。

“Blue Sky Creek”證明了PowerVia的成功

相比RibbonFET，PowerVia的風險更高。因此，英特爾將兩項技術分別研發(fā)，并為 PowerVia 開發(fā)一個臨時測試節(jié)點。即便PowerVia開發(fā)沒有如期完成，英特爾仍然可以推出不含PowerVia的RibbonFET產品。

研發(fā)代號為“Blue Sky Creek”的測試芯片，就是PowerVia與Intel 4的結合。

Blue Sky Creek源自Intel的Meteor Lake平臺，使用兩個基于Intel Crestmont CPU架構的E-cores die。Intel 在這里使用Crestmont的原因有兩個：首先，它最初是為Intel 4設計的，使其成為移植到Intel 4 + PowerVia工藝的一個很好的候選者。其次，因為E-cores很小； 四核測試裸片的尺寸僅為33.2平方毫米（4毫米x 8.3毫米），這使得它們在測試復雜性和不必在實驗工藝節(jié)點上實際生產大型裸片之間取得了良好的平衡。

PowerVia的測試也利用了極紫外光刻技術（EUV）帶來的設計規(guī)則。在測試結果中，芯片大部分區(qū)域的標準單元利用率都超過90%，同時單元密度也大幅增加，可望降低成本。測試還顯示，PowerVia將平臺電壓（platform voltage）降低了30%，并實現了6%的頻率增益（frequency benefit）。PowerVia測試芯片也展示了良好的散熱特性，符合邏輯微縮預期將實現的更高功率密度。

英特爾技術開發(fā)副總裁Ben Sell表示：“英特爾正在積極推進‘四年五個制程節(jié)點’計劃，并致力于在2030年實現在單個封裝中集成一萬億個晶體管，PowerVia對這兩大目標而言都是重要里程碑。通過采用已試驗性生產的制程節(jié)點及其測試芯片，英特爾降低了將背面供電用于先進制程節(jié)點的風險，使得我們能領先競爭對手一個制程節(jié)點，將背面供電技術推向市場?！?/span>