CMOS集成電路中電源和地之間的ESD保護電路設(shè)計
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摘 要：討論了3種常用的CMOS集成電路電源和地之間的ESD保護電路,分別介紹了它們的電路結(jié)構(gòu)以及設(shè)計考慮,并用Hspice對其中利用晶體管延時的電源和地的保護電路在ESD脈沖和正常工作兩種情況下的工作進行了模擬驗證.結(jié)論證明:在ESD脈沖下,該保護電路的導通時間為380ns;在正常工作時,該保護電路不會導通,因此這種利用晶體管延時的保護電路完全可以作為CMOS集成電路電源和地之間的ESD保護電路.
本文引用地址：http://2s4d.com/article/201808/385807.htm
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