千兆以太網(wǎng)MAC的FPGA實現(xiàn)與設(shè)計　

作者 包海燕 孟歡 電子科技大學(xué)微電子與固體電子學(xué)院(四川 成都 610054)

　　包海燕(1993-)，女，碩士生，研究方向：數(shù)字IC設(shè)計;孟歡，女，碩士生，研究方向：數(shù)字IC設(shè)計。

摘要：在數(shù)字系統(tǒng)互聯(lián)設(shè)計中，高速串行I/O技術(shù)取代傳統(tǒng)的并行I/O技術(shù)成為當(dāng)前發(fā)展的趨勢，與傳統(tǒng)并行接口技術(shù)相比，串行方案提供了更大的帶寬、更遠(yuǎn)的距離、更低的成本和更高的能力。以太網(wǎng)作為一種高速的串行傳輸方式，是當(dāng)前最基本、最流行的局域網(wǎng)組網(wǎng)技術(shù)，為了適應(yīng)各種新開展的業(yè)務(wù)如流視頻等，其速率也在不斷提高。GMII是標(biāo)準(zhǔn)的吉比特以太網(wǎng)接口，位于MAC層和物理層之間。因此，可以基于FPGA平臺，實現(xiàn)GMII接口協(xié)議，完成數(shù)據(jù)在MAC和物理層間的通信。

1 GMII接口協(xié)議簡介

　　MII (Media Independent Interface(介質(zhì)無關(guān)接口)或稱為媒體獨(dú)立接口，是IEEE-802.3定義的以太網(wǎng)行業(yè)標(biāo)準(zhǔn)。以太網(wǎng)中包括有一個數(shù)據(jù)接口以及一個MAC和PHY之間的管理接口^[1]。數(shù)據(jù)接口包括兩條獨(dú)立的信道，這兩條信道分別用于發(fā)送和接收數(shù)據(jù)，它們都獨(dú)自擁有數(shù)據(jù)信號、時鐘信號以及控制信號。GMII是千兆以太網(wǎng)的MII的接口，該數(shù)據(jù)接口總共需要16個信號，接口信號如圖1所示。

　　GMII采用8位接口數(shù)據(jù)，工作時鐘125 MHz，因此傳輸速率可達(dá)1000 Mbps。同時兼容MII所規(guī)定的10/100 Mbps工作方式。MII接口主要分為四個部分，分別是MAC層到物理層的發(fā)送數(shù)據(jù)接口、物理層到MAC層的接收數(shù)據(jù)接口、物理層到MAC層的狀態(tài)指示接口、MAC層和物理層的控制和狀態(tài)信息接口(MDIO)。具體的信號說明如表1所示。

2 設(shè)計方案

　　Xilinx提供的千兆以太網(wǎng)開發(fā)套件為Virtex-5 ML505/ML506開發(fā)板，該開發(fā)板支持10/100 M、1/10 G以太網(wǎng)，是學(xué)習(xí)和研發(fā)高速連接設(shè)備的理想平臺。Xilinx提供了可參數(shù)化的10/1 Gbps以太網(wǎng)物理層控制器功能的LogiCORE解決方案^[2]。該核設(shè)計用來同最新的Virtex-5、Virtex-4和Virtex-II Pro平臺FPGA一起工作，并可以無縫集成到Xilinx設(shè)計流程中。

　　以太網(wǎng)系統(tǒng)的兩個主要模塊是媒體接入控制(MAC)和物理層PHY，MAC由數(shù)據(jù)拆裝和媒體訪問管理兩個模塊組成，完成數(shù)據(jù)幀的封裝、解封、發(fā)送和接收功能。PHY對發(fā)送的數(shù)據(jù)按照物理層的編碼規(guī)則將數(shù)據(jù)編碼，再進(jìn)行數(shù)模轉(zhuǎn)換變成模擬信號把數(shù)據(jù)送出去。接收數(shù)據(jù)則與之相反。

　　2.1 電路架構(gòu)

　　該以太網(wǎng)控制器主要進(jìn)行MAC子層、MAC層與上層協(xié)議的接口以及MAC層與PHY接口的GMII的FPGA設(shè)計，總體結(jié)構(gòu)框圖如圖2所示。整個系統(tǒng)分為待發(fā)送數(shù)據(jù)的產(chǎn)生模塊、發(fā)送模塊、CRC編碼生成模塊、物理層編解碼模塊、接收及校驗?zāi)K、GMII管理模塊等部分。發(fā)送模塊和接收模塊主要提供MAC幀的發(fā)送和接收功能，其主要操作有MAC幀的封裝與解包以及錯誤檢測，它直接提供了到外部物理層芯片的并行數(shù)據(jù)接口^[3]。在實現(xiàn)中物理層處理直接利用商用的千兆PHY芯片，在仿真過程中利用物理層IP_CORE來實現(xiàn)，所以本文重要關(guān)注在MAC控制器的開發(fā)上。

　　2.2 MAC協(xié)議介紹

　　MAC控制模塊是由數(shù)據(jù)拆裝和媒體訪問管理兩個模塊組成，完成數(shù)據(jù)幀的封裝、解封、發(fā)送和接收功能。幀格式如表2所示。

　　前導(dǎo)碼的作用是讓物理層信號與接收幀時序達(dá)到永久同步。長度類型表明后面發(fā)送數(shù)據(jù)的長度，當(dāng)實際數(shù)據(jù)的長度不夠時，需要補(bǔ)0填充。類型0X0800代表IP協(xié)議數(shù)據(jù)，16進(jìn)制0x809b代表Appletalk協(xié)議數(shù)據(jù)等，本文發(fā)送的是IP協(xié)議數(shù)據(jù)。幀結(jié)尾的數(shù)據(jù)是根據(jù)CRC電路計算生成的校驗碼。

　　2.3 以太網(wǎng)的FCS處理

　　校驗位的FCS即為循環(huán)冗余碼CRC，它的編碼詳細(xì)過程是，根據(jù)數(shù)據(jù)流M的長度和特性，選擇長度為n次的特征多項式，在數(shù)據(jù)流M之后添加n個0，作為被除數(shù)除以由特征多項式構(gòu)成的(n+1)bit的二進(jìn)制數(shù)列P，得到商Q以及除數(shù)R，除數(shù)R為n bit，將R作為冗余碼添加在M之后發(fā)送出去。Crc8編碼的串行算法實現(xiàn)電路如圖3所示^[4]：

　　編碼前先將所有寄存器初始化，之后將待發(fā)送的信息序列依次在input端輸入編碼器，信息序列全部輸入之后，寄存器中的值就是所要求的余數(shù)，即CRC校驗碼。本文使用的是crc32多項式，多項式的表達(dá)式如下所示，需要編碼的數(shù)據(jù)段從目的字段開始到數(shù)據(jù)字段結(jié)束，利用同樣的類似的電路，即可利用verilog實現(xiàn)冗余碼編碼。

3 電路實現(xiàn)與仿真

　　3.1 MAC發(fā)送端-數(shù)據(jù)成幀

　　以太網(wǎng)的發(fā)送方式是按照一個幀一個幀來發(fā)送的，網(wǎng)絡(luò)設(shè)備和組件在接收一個幀以后，需要一段短暫的時間來恢復(fù)并為接收下一幀做準(zhǔn)備。幀間隙是幀與幀之間需要的時間余量，以太網(wǎng)的最小幀間隙為96 bit(12 byte)。所以在開始發(fā)送時，要判斷是否滿足幀間隙。根據(jù)GMII接口的傳輸時序如圖4，設(shè)計圖5所示的狀態(tài)機(jī)，通過對每個狀態(tài)中，對字節(jié)進(jìn)行計數(shù)實現(xiàn)狀態(tài)的跳轉(zhuǎn)。

　　在數(shù)據(jù)傳輸過程中，MAC發(fā)送模塊將上層協(xié)議需要發(fā)送的數(shù)據(jù)經(jīng)過以太網(wǎng)協(xié)議進(jìn)行封裝將數(shù)據(jù)發(fā)送給PHY層，發(fā)送模塊還可將從主機(jī)接收到的幀頭以及幀尾標(biāo)志信號，與主機(jī)接口從外部存儲單元獲取的發(fā)送數(shù)據(jù)按照標(biāo)準(zhǔn)協(xié)議進(jìn)行封裝，將數(shù)據(jù)以8位數(shù)據(jù)寬度的格式在信道空閑時發(fā)送給PHY層，再通過PHY芯片將數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換發(fā)送到網(wǎng)絡(luò)中去。

　　在物理層部分，利用ISE平臺生成Etherent 1000 BASE-X PCS/PMA IP CORE來接收MAC層的數(shù)據(jù)，該核支持內(nèi)部或外部GMII，可實現(xiàn)與MAC或定制邏輯的鏈接。IP核內(nèi)的主要組成部分為PMA和PCS，其中PMA為物理層的媒介層，PCS為物理層編碼模塊，可以進(jìn)行8 B/10 B編解碼，64 B/66 B編解碼，COMMA字符檢測，將接收的數(shù)據(jù)對齊到合適的字邊界，偽隨機(jī)序列的生成和檢測，時鐘修正和通道綁定等^[5]。

　　3.2 MAC接收端-數(shù)據(jù)提取

　　MAC端接收到傳回的數(shù)據(jù)后，需要對接收到的數(shù)據(jù)進(jìn)行檢測，首先提取出pay_load數(shù)據(jù)和冗余檢驗碼crc_cmp。當(dāng)發(fā)送數(shù)據(jù)包的長度不確定時，不能通過計數(shù)器來提取對應(yīng)的數(shù)據(jù)和校驗碼，可行的操作如圖6的時序圖所示。

　　在接收端如果檢測到前導(dǎo)碼的第一個字節(jié)55時，計數(shù)器開始計數(shù)，當(dāng)計數(shù)到14時，下一個時鐘，便是發(fā)送來的實際數(shù)據(jù)，產(chǎn)生Rx_dv_i信號，直到接收到四個字節(jié)的校驗碼時拉低，并將Rx_dv_i延遲四拍得到Rx_dv_a4信號，同時將Rx_data也延遲四拍，則在Rx_dv為高電平且Rx_dv_a4為高電平，取Rx_data_d4上的數(shù)據(jù)，即為pay_load數(shù)據(jù)，在Rx_dv為低電平，Rx_dv_a3為高電平時，Rx_data_a4為校驗碼。采用這種方案，在不確發(fā)送數(shù)據(jù)的個數(shù)情況下，可以分別提取出pay_load數(shù)據(jù)和fcs校驗碼數(shù)據(jù)。

　　3.3 電路功能仿真

　　提取到相應(yīng)的數(shù)據(jù)后，先將發(fā)送端的數(shù)據(jù)和接收到的數(shù)據(jù)進(jìn)行比較，如果不同，產(chǎn)生data_error信號的低電平，指示出錯，同時將接收到的數(shù)據(jù)送入CRC編碼電路，來產(chǎn)生校驗碼rx_crc，將發(fā)送端的校驗碼crc_cmp與rx_crc進(jìn)行比較，如果不同，產(chǎn)生crc_error的低電平信號。最終電路的錯誤指示信號error由data_error和crc_error相與產(chǎn)生。

　　設(shè)計完成以后，利用modelsim軟件對電路進(jìn)行了仿真，仿真波形如圖7所示：可以看到三個錯誤標(biāo)志信號error，在開始工作后均為高電平，表明該電路成功完成了在MAC和PHY之間的數(shù)據(jù)傳輸。

4 結(jié)論

　　高速串行傳輸技術(shù)是FPGA未來的三大應(yīng)用領(lǐng)域之一，本文從以太網(wǎng)傳輸?shù)目傮w結(jié)構(gòu)和基本協(xié)議出發(fā)，設(shè)計了千兆以太網(wǎng)傳輸系統(tǒng)的方案，以MAC+PHY為核心，完成了網(wǎng)絡(luò)架構(gòu)中物理層和數(shù)據(jù)鏈路層的基本功能。通過仿真驗證了數(shù)據(jù)在數(shù)據(jù)鏈路層和物理層之間準(zhǔn)確無誤的傳輸，穩(wěn)定性好，靈活性高，本系統(tǒng)還可以用來傳輸圖像和大數(shù)據(jù)信息。

　　參考文獻(xiàn)：

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　　本文來源于《電子產(chǎn)品世界》2018年第6期第67頁，歡迎您寫論文時引用，并注明出處。