利用XCS40實現(xiàn)小型聲納的片上系統(tǒng)集成

從傳統(tǒng)意義上來說，FPGA等通用可編程器件往往被應用于速率較低的DSP設計中，而在高速的DSP應用中，則往往使用專用的DSP芯片及集成電路進行設計。這樣做雖然滿足了對速度的要求，但是開發(fā)周期較長，產品的調試修改升級比較困難，而且靈活性較差。

隨著工藝水平的提高，FPGA等可編程器件的速度和規(guī)模都有了很大的提高，而且它還具有集成度高、體積小、功耗低、設計靈活等優(yōu)勢，這樣就為利用可編程器件實現(xiàn)高速DSP處理開辟了道路。目前新一代的FPGA等可編程器件，不僅在速度上能滿足DSP的要求，而且可編程資源也大大增加，在系統(tǒng)級集成方面也能滿足需要，從而提高了系統(tǒng)的靈活性和適應性。因此，在開發(fā)周期較短或對系統(tǒng)靈活性要求較高的場所，F(xiàn)PGA能夠提供比專用DSP器件更高的系統(tǒng)速度和更好的解決方案。

我們在設計小型聲納的過程中，根據(jù)系統(tǒng)的要求，采用了Xilinx公司的Spartan XCS40芯片。

1 器件介紹

Spartan系列的XCS40是Xilinx公司推出的低價格、高性能的現(xiàn)場可編程門陣列。它的主要特點是：
·系統(tǒng)門的數(shù)目達到了40000,Logic Cell數(shù)目達1862,系統(tǒng)資源豐富
·具備片上可配置分布式RAM, 最多配置的RAM比特數(shù)達25088位
·分布式算術邏輯單元,支持分布式DSP運算
·支持Alliance Core及系統(tǒng)集成
其片內結構如圖1所示。

2 由XCS40構成的聲納系統(tǒng)的原理

　　以XCS40為主體構成的漁用聲納的基本功能框圖如圖2所示。其中，虛線內的功能模塊全部集中在XCS40芯片內。

小型漁用聲納系統(tǒng)的基本工作原理是根據(jù)從水下反射的聲波回波信號，顯示水下魚群和海底的深度情況。這種小型的聲波探測系統(tǒng)在漁業(yè)生產和航海安全上起著很重要的作用，在小型船舶上使用相當普遍。整個系統(tǒng)分為模擬和數(shù)字兩大部分。

模擬部分根據(jù)環(huán)境噪聲和量程的要求,50kHz或200kHz載頻的鍵控脈沖經過緩沖、整形、推動和推挽功放之后，調制信號送到聲波換能器,發(fā)射到水中。接收電路為一外差接收機。不同頻率的反射信號經過前放后,與本機的晶振混頻,產生455kHz的中頻信號, 經過兩級中放和檢波后,由A/D變換器形成3比特的數(shù)字信號,送到聲納的數(shù)字處理部分。收發(fā)轉換模塊控制著收發(fā)信號的隔離,避免它們之間的串擾,尤其要避免發(fā)射信號串入接收機端而引起接收機性能的大幅度下降。同時,通過時變增益控制(TVG)等手段, 使得輸入信號的動態(tài)范圍得到了壓縮,增大了接收機的工作范圍,也使得整個模擬部分的抗干擾性和信噪比得到了提高。

整個聲納系統(tǒng)的數(shù)字部分集中在一片XCS40芯片中。經A/D變換后的數(shù)據(jù), 在數(shù)據(jù)獲取控制單元的協(xié)調下,通過正常記錄和海底鎖定記錄兩個通道分別進入輸入存儲器。輸入存儲器中的回波數(shù)據(jù), 經過相關處理、雜波消除、強度變換和坐標變換等一系列信號處理后,在FPGA中內置的顯示控制模塊的管理下寫入VRAM。與此同時, 顯示控制模塊產生行場同步信號,并把不同強度的回波信號轉換成偽彩色信號, 驅動相應的R、G、B輸出,將VRAM中的數(shù)據(jù)最終顯示在監(jiān)視器上。整個數(shù)字系統(tǒng)的運行也由FPGA內置的MCU模塊來控制, 提高了系統(tǒng)的集成度。

3 分布式計算與內置RAM

由于FPGA基于SRAM的特性，特別適合乘法和累加等DSP算法，也可以用其實現(xiàn)廣泛的數(shù)學函數(shù)運算。在設計上也可以采用并行結構和分布式算法，使得資源達到最優(yōu)的配置。在該聲納的設計中, 使用了相關濾波器來除去鄰頻干擾、 雜波以及噪聲。并利用分布式計算,大大提高了信號處理效率。對于二進制系統(tǒng),一個線性時不變的網絡的響應可以用下面的公式來表示:
　　
可見, 上面的公式可以用加法器和分布式算術查找表來實現(xiàn)。對于所采用的相關濾波器, 可以用下面的比較簡單的方法來實現(xiàn):
　　
這樣,當進行異或運算時,對每次回波256點且每點3比特的數(shù)據(jù),可直接對每一位進行相關處理, 只用一個時鐘周期即可完成運算。由于充分利用了FPGA內部的分布式功能模塊和并行計算的優(yōu)點, 使得信號處理的速度得到了很大的提高。

為了實現(xiàn)在片內完成DSP的功能, 除了必要的算術和邏輯功能模塊之外,必須具備一定數(shù)目的片內存儲器。設計中所應用的Spartan XCS40就具備了分布式的片內RAM。由于Xilinx FPGA的主要功能模塊都是基于SRAM查找表結構的，因此分布式RAM的結構可以在FPGA內的任何一處實現(xiàn)。這也是分布式RAM名稱的由來。除去CLB、IO模塊和布線模塊外，分布式片內RAM已經成為了又一種片內資源。由于分布式片內RAM沒有管腿和驅動，它可以達到相當快的讀寫操作速度。在我們的設計中，分布式RAM被用作數(shù)據(jù)的輸入緩存及數(shù)據(jù)寄存器。在片內，這些RAM被配置在數(shù)字信號處理部分的附近，從而減少了數(shù)據(jù)傳輸?shù)难訒r。

4 集成的顯示控制和MCU模塊

在帶有顯示子系統(tǒng)的設計中，一般都會用圖形控制芯片(GDC)來實現(xiàn)圖形顯示和控制。圖形控制芯片負責產生行場同步信號，輸出像素點信號，控制字符圖形和直線、圓等基本元素的輸出，讀寫VRAM并控制VRAM的刷新。它是顯示子系統(tǒng)的核心。我們在設計中最初采用的是NEC公司的UPD72020。但是在調試中發(fā)現(xiàn),由于該顯示控制芯片的主頻與系統(tǒng)的主頻不一樣,導致它與FPGA的時序無法配合。

為了解決這個問題，我們在設計中把圖形控制芯片的功能集成到了FPGA中,形成一個功能比較完備的CORE。圖形控制部分的結構簡圖如圖3所示。圖形控制部分的主要作用，是根據(jù)系統(tǒng)的要求，產生正確的行場時鐘脈沖，從而正確地控制像素點的輸出。系統(tǒng)的主時鐘頻率是40MHz，圖形控制部分把系統(tǒng)的主時鐘進行分頻，產生出18.75kHz和50Hz的行同步信號和場同步信號，加到監(jiān)視器的接口，驅動正確的顯示。同時，根據(jù)系統(tǒng)的要求，圖形控制模塊向VRAM中寫入新的數(shù)據(jù)，并且周期性地讀出VRAM中的數(shù)據(jù)進行顯示和對VRAM進行刷新。本設計中采用的顯示器是偽彩色顯示器，不同的彩色信號對應于不同的回波強度。為了實現(xiàn)這個功能，我們在FPGA中的圖形控制模塊中建立了一個彩色矩陣(Color Matrix)。對應于不同強度的像素點數(shù)據(jù)，該矩陣可以將其轉化成為相應輸出比例的R、G、B信號，從而實現(xiàn)強度到彩色的轉換。

為了進一步提高系統(tǒng)的集成度,我們采用了CAST公司為Xilinx的FPGA所設計的C2901微處理器核來讀取鍵盤輸入, 控制整個系統(tǒng)的運行。該微處理器核的資源使用狀況和內部結構框圖如圖4所示。

由于采用高度集成的片上設計方法, 該聲納信號處理板的體積大大縮小, 整個系統(tǒng)僅由模擬電路、 XCS40及存儲器構成, 設計和調試都非常簡便, 整機工作性能也十分穩(wěn)定。