時(shí)鐘的抖動(dòng)測(cè)量與分析

時(shí)鐘是廣泛用于計(jì)算機(jī)、通訊、消費(fèi)電子產(chǎn)品的元器件，包括晶體振蕩器和鎖相環(huán)，主要用于系統(tǒng)收發(fā)數(shù)據(jù)的同步和鎖存。如果時(shí)鐘信號(hào)到達(dá)接收端時(shí)抖動(dòng)較大，可能出現(xiàn)：并行總線中數(shù)據(jù)信號(hào)的建立和保持時(shí)間余量不夠、串行信號(hào)接收端誤碼率高、系統(tǒng)不穩(wěn)定等現(xiàn)象，因此時(shí)鐘抖動(dòng)的測(cè)量與分析非常重要。
時(shí)鐘抖動(dòng)的分類(lèi)與定義
時(shí)鐘抖動(dòng)通常分為時(shí)間間隔誤差（Time Interval Error，簡(jiǎn)稱(chēng)TIE），周期抖動(dòng)（Period Jitter）和相鄰周期抖動(dòng)（cycle to cycle jitter）三種抖動(dòng)。
TIE又稱(chēng)為phase jitter，是信號(hào)在電平轉(zhuǎn)換時(shí)，其邊沿與理想時(shí)間位置的偏移量。理想時(shí)間位置可以從待測(cè)試時(shí)鐘中恢復(fù)，或來(lái)自于其他參考時(shí)鐘。Period Jitter是多個(gè)周期內(nèi)對(duì)時(shí)鐘周期的變化進(jìn)行統(tǒng)計(jì)與測(cè)量的結(jié)果。Cycle to cycle jitter是時(shí)鐘相鄰周期的周期差值進(jìn)行統(tǒng)計(jì)與測(cè)量的結(jié)果。
對(duì)于每一種時(shí)鐘抖動(dòng)進(jìn)行統(tǒng)計(jì)和測(cè)量，可以得到其抖動(dòng)的峰峰值和RMS值（有效值），峰峰值是所有樣本中的抖動(dòng)的最大值減去最小值，而RMS值是所有樣本統(tǒng)計(jì)后的標(biāo)準(zhǔn)偏差。如下圖1為某100M時(shí)鐘的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的計(jì)算方法。

時(shí)鐘抖動(dòng)的應(yīng)用范圍
在三種時(shí)鐘抖動(dòng)中，在不同的應(yīng)用范圍需要重點(diǎn)測(cè)量與分析某類(lèi)時(shí)鐘抖動(dòng)。TIE抖動(dòng)是最常用的抖動(dòng)指標(biāo)，在很多芯片的數(shù)據(jù)手冊(cè)上通常都規(guī)定了時(shí)鐘TIE抖動(dòng)的要求。對(duì)于串行收發(fā)器的參考時(shí)鐘，通常測(cè)量其TIE抖動(dòng)。如下圖2所示，在2.5Gbps的串行收發(fā)器芯片的發(fā)送端，參考時(shí)鐘為100MHz，鎖相環(huán)25倍頻到2.5GHz后，為Serializer（并行轉(zhuǎn)串行電路）提供時(shí)鐘。當(dāng)參考時(shí)鐘抖動(dòng)減小時(shí)，TX輸出的串行數(shù)據(jù)的抖動(dòng)隨之減小，因此，需要測(cè)量該參考時(shí)鐘的TIE抖動(dòng)。另外，用于射頻電路的時(shí)鐘通常也需測(cè)量其TIE抖動(dòng)（相位抖動(dòng)）。

在并行總線系統(tǒng)中，通常重點(diǎn)如在共同時(shí)鐘總線（common clock bus）中（如圖3所示），完整的數(shù)據(jù)傳輸需要兩個(gè)時(shí)鐘脈沖，第一個(gè)脈沖用于把數(shù)據(jù)鎖存到發(fā)送芯片的IO Buffer，第二個(gè)脈沖將數(shù)據(jù)鎖存到接收芯片中，在一個(gè)時(shí)鐘周期內(nèi)讓數(shù)據(jù)從發(fā)送端傳送到接收端，當(dāng)發(fā)送端到接收端傳輸延遲（flight time）過(guò)大時(shí)，數(shù)據(jù)的建立時(shí)間不夠，傳輸延遲過(guò)小時(shí)，數(shù)據(jù)的保持時(shí)間不夠；同理，當(dāng)這一個(gè)時(shí)鐘的周期值偏大時(shí)，保持時(shí)間不夠；周期值偏小時(shí)，建立時(shí)間不夠?？梢?jiàn)，時(shí)鐘周期的變化直接影響建立保持時(shí)間，需要測(cè)量period jitter和cycle to cycle jitter。關(guān)于共同時(shí)鐘總線的時(shí)序分析的詳細(xì)講解，請(qǐng)參考Stephen H. Hall、Garrett W. Hall和James A. McCall寫(xiě)的信號(hào)完整性分析書(shū)籍：《High-Speed Digital System Design》。



另外一種常見(jiàn)的并行電路－源同步總線（Source Synchronous bus），通常也重點(diǎn)測(cè)量period jitter和cycle to cycle jitter。比如DDR2就屬于源同步總線，在Intel DDR2 667/800 JEDEC Specification Addendum規(guī)范中定義了時(shí)鐘的抖動(dòng)測(cè)試包括周期抖動(dòng)和相鄰周期抖動(dòng)，分別如表格1中tJIT(per)和tJIT(cc)，此外，還需要測(cè)量N-Cycle jitter，即N個(gè)周期的相鄰周期抖動(dòng)，比如表格1中tERR(2per)是連續(xù)2個(gè)周期的周期值與下2個(gè)周期的周期值的時(shí)間差，tERR(3per)是3個(gè)周期組合的相鄰周期抖動(dòng)，依此類(lèi)推。

時(shí)鐘抖動(dòng)的來(lái)源和分解
時(shí)鐘的抖動(dòng)可以分為隨機(jī)抖動(dòng)（Random Jitter，簡(jiǎn)稱(chēng)Rj）和固有抖動(dòng)（Deterministic jitter），隨機(jī)抖動(dòng)的來(lái)源為熱噪聲、Shot Noise和Flick Noise，與電子器件和半導(dǎo)體器件的電子和空穴特性有關(guān)，比如ECL工藝的PLL比TTL和CMOS工藝的PLL有更小的隨機(jī)抖動(dòng)；固定抖動(dòng)的來(lái)源為：開(kāi)關(guān)電源噪聲、串?dāng)_、電磁干擾等等，與電路的設(shè)計(jì)有關(guān)，可以通過(guò)優(yōu)化設(shè)計(jì)來(lái)改善，比如選擇合適的電源濾波方案、合理的PCB布局和布線。
和串行數(shù)據(jù)的抖動(dòng)分解很相似，時(shí)鐘的抖動(dòng)可以分為Dj和Rj。但不同的是，時(shí)鐘的固有抖動(dòng)中通常只有周期性抖動(dòng)（Pj），不包括碼間干擾（ISI）。當(dāng)時(shí)鐘的上下邊沿都用來(lái)鎖存數(shù)據(jù)時(shí)占空比時(shí)鐘（DCD）計(jì)入固有抖動(dòng)，否則不算固有抖動(dòng)。
時(shí)鐘抖動(dòng)測(cè)量方法
在上個(gè)世紀(jì)90年代，抖動(dòng)的測(cè)量方法非常簡(jiǎn)單,示波器觸發(fā)到時(shí)鐘的一個(gè)上升沿，使用余輝模式，測(cè)量下一個(gè)上升沿余輝在判定電平上（通常為幅度的50％）的水平寬度。測(cè)量水平寬度有兩種方法。
第一種使用游標(biāo)測(cè)量波形邊沿余輝的寬度，如下圖4所示。由于像素偏差或屏幕分辨率(量化誤差)會(huì)降低精度，而且引入了觸發(fā)抖動(dòng)，所以這種方法誤差較大。


第二種使用直方圖，對(duì)邊沿余輝的水平方向進(jìn)行直方圖統(tǒng)計(jì)，如下圖5所示。測(cè)量直方圖的最左邊到最右邊的間距即為抖動(dòng)的峰峰值（168皮秒）。這種方法的缺點(diǎn)是：引入了示波器的觸發(fā)抖動(dòng)；一次只測(cè)量一個(gè)周期，測(cè)試效率低，某些出現(xiàn)頻率低的抖動(dòng)在短時(shí)間內(nèi)不能測(cè)量到。

隨著測(cè)試儀器技術(shù)的發(fā)展與進(jìn)步，目前，示波器的抖動(dòng)分析軟件不再是測(cè)量一兩個(gè)周期波形后分析抖動(dòng)，而是一次測(cè)量多個(gè)連續(xù)比特位，計(jì)算與統(tǒng)計(jì)所有比特位的抖動(dòng)，測(cè)量的數(shù)據(jù)量非常大、效率非常高。如下圖6所示為某50MHz時(shí)鐘的Period抖動(dòng)測(cè)試，示波器的抖動(dòng)測(cè)試軟件可以一次測(cè)量所有周期的周期值，計(jì)算出抖動(dòng)的峰峰值與有效值。

將已測(cè)量的每個(gè)周期的抖動(dòng)值做直方圖，可以統(tǒng)計(jì)大數(shù)據(jù)量的抖動(dòng)的峰峰值和RMS值，如下圖7所示為某時(shí)鐘周期抖動(dòng)的直方圖分析，樣本數(shù)量為103k個(gè)i，周期抖動(dòng)的峰峰值為80.45皮秒，周期抖動(dòng)的RMS值為9.25皮秒。


相位噪聲與TIE抖動(dòng)
在一些時(shí)鐘芯片的數(shù)據(jù)手冊(cè)上規(guī)定了相位噪聲（phase noise）的指標(biāo)要求，相噪可以理解為T(mén)IE抖動(dòng)在頻域的表達(dá)方式，通常是使用某些頻譜儀或相噪測(cè)試儀測(cè)量出來(lái)的，單位通常為dBc/Hz，比如某頻率為1MHz的晶振的相噪為：
-145dBc/Hz @100Hz -160dBc/Hz @1kHz -165dBc/Hz @10kHz
如圖8所示為該時(shí)鐘的頻譜，在頻點(diǎn)fc+100Hz 的功率與fc頻點(diǎn)（即時(shí)鐘頻率）的功率的比值取對(duì)數(shù)后為-145dB，在頻點(diǎn)fc+1kHz的功率與時(shí)鐘頻率的功率之比為-160dB，在頻點(diǎn)fc+10kHz的功率與時(shí)鐘頻率的功率之比為-165dB。在安裝了相噪分析軟件的頻譜儀（或者相噪儀）上，通過(guò)對(duì)圖8的陰影部分的求面積后進(jìn)行簡(jiǎn)單運(yùn)算，可以得到該時(shí)鐘從100Hz到10kHz的TIE的RMS抖動(dòng)值。對(duì)于某些精準(zhǔn)的晶振，在某頻段內(nèi)的RMS抖動(dòng)可以小于幾百fs。由于實(shí)時(shí)示波器的抖動(dòng)噪聲基底大約在2ps左右，對(duì)于這類(lèi)晶振的抖動(dòng)測(cè)試，無(wú)法使用實(shí)時(shí)示波器的測(cè)量到，必須使用頻譜儀或相噪儀測(cè)量。關(guān)于相位噪聲與TIE抖動(dòng)的換算，可以參考相噪測(cè)試儀廠商的技術(shù)圖8：時(shí)鐘的頻譜與相噪文檔。

時(shí)鐘抖動(dòng)的分析
在時(shí)鐘抖動(dòng)測(cè)量時(shí)，可以在三個(gè)域分析抖動(dòng)，即在時(shí)域分析抖動(dòng)追蹤（jitter track/trend）、在頻域觀察抖動(dòng)的頻譜、在統(tǒng)計(jì)域分析抖動(dòng)的直方圖。如下圖9所示，左上角的F2為某100MHz時(shí)鐘，P1是時(shí)鐘的TIE參數(shù)測(cè)量；右上角的F3是TIE抖動(dòng)的直方圖，直方圖不是高斯分布，可見(jiàn)時(shí)鐘存在固有抖動(dòng)。

左下角的F4為T(mén)IE track（即TIE抖動(dòng)隨時(shí)間變化的趨勢(shì)），從TIE Track中可以看到周期性的變化趨勢(shì)；右下角的F5是F4的FFT運(yùn)算，即抖動(dòng)的頻譜，頻譜的峰值頻率為515kHz，說(shuō)明該時(shí)鐘的周期性抖動(dòng)（Pj）的主要來(lái)源為515kHz，找到頻點(diǎn)后，可以查找電路板上主頻或諧波為該頻率的芯片和PCB走線，進(jìn)一步調(diào)試與分析。