關于高速多通道虛擬邏輯分析儀

　　邏輯分析儀的測試對象是數(shù)字系統(tǒng)中的數(shù)字信息[1]。為了滿足現(xiàn)代數(shù)據(jù)域的檢測要求，邏輯分析儀應具有高的采樣速率和足夠多的輸入通道。本文基于虛擬儀器的概念，主要論述以PC586為基礎400MHz/102通道邏輯分析儀設計原理和方法，重點闡述系統(tǒng)控制電路設計和系統(tǒng)軟件設計。

　　2　虛擬邏輯分析儀體系結構

　　圖1為PC環(huán)境下的400MHz/102通道虛擬邏輯分析儀控制與采集系統(tǒng)總體構成原理框圖，主要包括數(shù)據(jù)采集、探頭、觸發(fā)跟蹤、時序變換與生成，測試接口等部分。該系統(tǒng)輸入采集由3個模塊構成，每個模塊有32個數(shù)據(jù)通道（另附加2個時鐘通道），采用完全相同的功能結構。第3個模塊附加了時鐘輸入與輸出、控制等功能。采用該結構的主要原因，一是避免主采集板過大，元件過密造成散熱方面的困難（因高速工作的器件較多），二是系統(tǒng)結構靈活，可以根據(jù)需要選32、64、96路組態(tài)方式。

　　該邏輯分析儀的控制和管理、數(shù)據(jù)處理以及數(shù)據(jù)顯示盧內(nèi)嵌計算機完成。因此，系統(tǒng)硬件的設計主要集中在高速數(shù)據(jù)捕獲以及與微機的接口，而軟件設計主要在系統(tǒng)管理、數(shù)據(jù)的后處理及數(shù)據(jù)顯示。

　　圖1 400MHz/102通道虛擬邏輯分析儀原理框圖

　　3　系統(tǒng)硬件設計

　　400MHz/102通道虛擬邏輯分析儀中的高速數(shù)據(jù)捕獲是由控制電路完成觸發(fā)控制、數(shù)據(jù)存取控制而實現(xiàn)的，控制電路同時實現(xiàn)與微計算機的接口。

　　3.1　數(shù)據(jù)存儲原理

　　作狀態(tài)分析時，邏輯分析儀與被測系統(tǒng)同步工作。為了使存儲器存儲的狀態(tài)數(shù)據(jù)與被測系統(tǒng)運行的數(shù)據(jù)流一致，則應滿足：

　　DATA*/FWEN=f(sclk,trw,dtc)*data　　　　　　(1)

　　式(1)中，DATA為邏輯分析儀存儲的數(shù)據(jù)；/FWEN為邏輯分析儀主要存儲器FIFO的寫使能控制；sclk為狀態(tài)(外部)時鐘；trw為觸發(fā)字；dtc為數(shù)據(jù)控制；data為被測系統(tǒng)數(shù)據(jù)。由式(1)知下式：

　　DATA=data　　　　　　　　　　　　　　　　　(2)

　　成立的條件是/FWEN信號與sclk、trw、dtc信號必須符合嚴格的關系。根據(jù)數(shù)字系統(tǒng)可測性設計中可控性理論，應用CAMFLOT[2]法(ComputerAided Measure ForLogicTestability)，有：

　　式(3)~(4)中，CY為可控程度，其值ε(0,1)；CTF為可控傳遞因子；N(0)、N(1)為在電路輸入端加所有不同輸入值時，電路輸出端出現(xiàn)“0”和“1”的總次數(shù)。由式(3)知，當可靠置位sclk、trw、dtc等控制信號，可計算出：

　　CY(/FWEN)=1　　　　　　　　　　　　　　　　(5)

　　即，/FWEN完全可控，從而保證DATA=data。

　　作定時分析時，邏輯分析儀與被測系統(tǒng)異步工作。此時，需滿足：

　　DATA*/FWEN=f(trw)*data 　　　　　　　　　　(6)

　　同時取采樣頻率為被測系統(tǒng)工作頻率的5~10倍，即可有效存儲所需觀察的數(shù)據(jù)流，得到足夠的觀察范圍和滿意的時間分辨力。