基于FPGA和多DSP的多總線并行處理器設(shè)計(jì)

引言

隨著國(guó)防工業(yè)對(duì)精確制導(dǎo)武器要求的不斷提高，武器系統(tǒng)總體設(shè)計(jì)方案的日趨復(fù)雜，以及電子元器件水平的飛速發(fā)展。導(dǎo)引頭信號(hào)處理器的功能越來(lái)越復(fù)雜，硬件規(guī)模越來(lái)越大，處理速度也越來(lái)越高，而且產(chǎn)品的更新速度加快，生命周期縮短。實(shí)現(xiàn)功能強(qiáng)、性能指標(biāo)高、抗干擾能力強(qiáng)、工作穩(wěn)定可靠、體積小、功耗低、結(jié)構(gòu)緊湊合理符合彈載要求的導(dǎo)引頭信號(hào)處理器已經(jīng)勢(shì)在必行。過(guò)去單一采用單片機(jī)或DSP處理器搭建信號(hào)處理器已經(jīng)不能滿足要求。針對(duì)現(xiàn)有技術(shù)的不足之處，本文提出一種基于FPGA和3片DSP的目標(biāo)識(shí)別與定位并行處理器。主要解決現(xiàn)在信號(hào)處理方法在水中兵器中的應(yīng)用難題，提高兵器的智能化與戰(zhàn)技指標(biāo)。

1 系統(tǒng)設(shè)計(jì)方案

本文設(shè)計(jì)了一種基于FPGA和3片DSP的目標(biāo)識(shí)別與定位并行處理器。如圖1所示，其特征在于：

(1)端口控制CPLD芯片、系統(tǒng)數(shù)據(jù)緩存與通信FPGA芯片、3個(gè)DSP處理芯片、系統(tǒng)電源模塊、多路并行ADC模數(shù)轉(zhuǎn)換芯片、有源晶體振蕩器、LCD輸出顯示模塊。

(2)將FPGA作為系統(tǒng)數(shù)據(jù)緩存、通信與控制中樞，以此為核心，通過(guò)數(shù)據(jù)與控制總線聯(lián)接端口控制CPLD芯片，通過(guò)EMIF總線分別聯(lián)接DSP(A)、DSP (B)和DS (C)處理芯片。

(3)端口控制CPLD芯片的輸入端聯(lián)接多路并行ADC模數(shù)轉(zhuǎn)換芯片，輸出端口聯(lián)接LCD輸出顯示模塊。

(4)有源晶體振蕩器與FPGA芯片聯(lián)接，F(xiàn)PGA芯片將有源晶體振蕩器分為4路時(shí)鐘信號(hào)輸出，分別輸出到CPLD和3片DSP芯片。

(5)系統(tǒng)電源模塊為5V單電源供電，產(chǎn)生系統(tǒng)需要的3. 3V、2.5V、1.2V電源電壓。

(6)多路并行ADC模數(shù)轉(zhuǎn)換芯片對(duì)陣列接收信號(hào)進(jìn)行采集，將采集的數(shù)據(jù)傳輸?shù)紺PLD緩存空間中，CPLD緩存空間半滿后將數(shù)據(jù)傳輸?shù)紽PGA數(shù)據(jù)存儲(chǔ)FIFO中，并將數(shù)據(jù)轉(zhuǎn)換為復(fù)數(shù)數(shù)據(jù)保存；

(7) DSP (A)、DSP (B)和DSP (C)處理芯片對(duì)于采集的數(shù)據(jù)采用并行分離算法進(jìn)行盲分離和盲解卷積定位，然后對(duì)盲分離各信號(hào)進(jìn)行支持向量機(jī)分類，DSP (A)、DSP (B)和DSP (C)處理芯片分別并行對(duì)待識(shí)別分離信號(hào)進(jìn)行3類艦船的信號(hào)的識(shí)別，比較3個(gè)DSP的識(shí)別結(jié)果，完成目標(biāo)信號(hào)分類，將分離信號(hào)識(shí)別完畢，輸出至FPGA綜合定位與分類結(jié)畢，并將結(jié)果通過(guò)CPLD輸出到LCD顯示。

圖1系統(tǒng)原理圖

多通道ADC對(duì)陣列接收信號(hào)進(jìn)行采集，將采集數(shù)據(jù)傳輸?shù)紺PLD緩存空間中，CPLD緩存空間半滿后將散據(jù)傳輸?shù)紽PGA數(shù)據(jù)存儲(chǔ)FIFO中，井將數(shù)據(jù)轉(zhuǎn)換為復(fù)數(shù)數(shù)據(jù)保存，等待處理，從而實(shí)現(xiàn)了ADC的連續(xù)高速采集，一批數(shù)據(jù)采集完成后，用3DSP盲信號(hào)并行分離算法進(jìn)行盲分離和盲解卷積定位，之后．對(duì)盲分離各信號(hào)進(jìn)行支持向量機(jī)分類，3片DSP分別并行對(duì)待識(shí)別分離信號(hào)進(jìn)行3類艦船的信號(hào)的識(shí)別，比較3個(gè)DSP的識(shí)別結(jié)果，完成目標(biāo)信號(hào)分類，直到講待分類的分離信號(hào)識(shí)別完畢，最后由FPGA綜合定位與分類結(jié)果，并將結(jié)果通過(guò)CPLD輸出到LCD顯示。

2 具體系統(tǒng)設(shè)計(jì)

FPGA在實(shí)時(shí)并行計(jì)算實(shí)現(xiàn)標(biāo)準(zhǔn)數(shù)字信號(hào)處理算法的能力遠(yuǎn)強(qiáng)于DSP，因此數(shù)字接收系統(tǒng)信號(hào)處理要用到的FIR濾渡、FFT、IFFT等算法，在FPGA中實(shí)現(xiàn)要遠(yuǎn)快于DSP，且FPGA廠商提供了非常豐富易用的能實(shí)現(xiàn)數(shù)字信號(hào)處理的參數(shù)Core，可以大大簡(jiǎn)化開(kāi)發(fā)過(guò)程。而且，F(xiàn)PGA有大量乘法器和存儲(chǔ)器資源，支持設(shè)計(jì)高度并行的架構(gòu)，可有效提高實(shí)時(shí)性、集成度和穩(wěn)定性。而DSP用來(lái)進(jìn)行其他復(fù)雜信號(hào)處理，比如自動(dòng)目標(biāo)識(shí)別、抗干擾等。

2.1電路構(gòu)成

本系統(tǒng)包括一片端口控制CPLD芯片，一片系統(tǒng)數(shù)據(jù)緩存與通信FPGA芯片，三片DSP處理芯片，一片串口通信芯片，一片USB通信芯片，一片3.3V電源芯片，一片2.5V電源芯片，一片1. 2V電源芯片，一片多路并行ADC模數(shù)轉(zhuǎn)換芯片．一片多路并行DAC數(shù)模轉(zhuǎn)換芯片，一片F(xiàn)lash存儲(chǔ)器，三片SRAM存儲(chǔ)器，一片EPCS存儲(chǔ)器，一個(gè)有源晶體振蕩器．一個(gè)無(wú)源晶體振蕩器，一個(gè)PS2鍵盤接口，一個(gè)USB接口，一個(gè)申口接口，一個(gè)SD卡卡座，一個(gè)LCD顯示模塊．

DSP芯片：TMS320C6713 DSP是TI推出的一款C6000系列32位高速浮點(diǎn)型DSP芯片，時(shí)鐘最高頻率為225MHz，最大處理能力達(dá)到2400MIPS，采用二級(jí)緩沖處理，4kByte直接匹配的程序緩沖LIP．4kByte可匹配的數(shù)據(jù)緩沖LID，256kByteL2額外匹配內(nèi)存。32位外部存儲(chǔ)器接口，可無(wú)縫連接SRAM，EPROM、Flash、SBSRAM和SDRAM；其外設(shè)EDMA支持無(wú)需CPU參與可以在允許的地址空間里傳送數(shù)據(jù)，擴(kuò)展總線，具有主機(jī)口和I/O端口操作等功能，多通道緩沖串口，其通過(guò)配置能和多種串行通信接口通信。兩個(gè)32位通用定時(shí)器等。

FPGA芯片：EP3C25Q240C8N是ALTERA推出的一款功耗最低、成奉最低的Cyclone III系列高性能FPGA，具有24,624個(gè)邏輯單元，66個(gè)M9K存儲(chǔ)塊，總共608,256 Bits的RAM，66十18 *18乘法器，4個(gè)PLL，另外，其內(nèi)部還有20個(gè)可獨(dú)立工作的時(shí)鐘網(wǎng)絡(luò)，240個(gè)外部引腳提供了148個(gè)通用I/O，可以完全滿足多DSP的互聯(lián)。其豐富的內(nèi)部資源可以提供多種數(shù)據(jù)交換模式，進(jìn)一步采用嵌入式Nios II處理器，其本身亦可以作為強(qiáng)大的數(shù)據(jù)處理器使用，配個(gè)其并行的計(jì)算結(jié)構(gòu)和較高的運(yùn)行頻宰，特別適合效據(jù)先期處理的計(jì)算處理器使用。

CPLD芯片：EPM3128ATI100 -10N是ALTERA推出的一款基于CMOS EEPROM結(jié)構(gòu)的MAX 3000A系列的高性能可編程器件，具有2,500可用邏輯門，128個(gè)宏單元，多大98個(gè)可用I/O口，最高時(shí)鐘頻率192. 3MHz，接口電壓兼容Sv．3.3V，2.SV等，是理想的數(shù)據(jù)轉(zhuǎn)換與通信控制器件，系統(tǒng)中用于擴(kuò)充FPGA的I/O口，作為數(shù)據(jù)轉(zhuǎn)換、緩沖與通信橋路。