片上總線Wishbone 學(xué)習(xí)（九）總線周期之單次寫操作
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異步周期結(jié)束方式
圖1
同步周期結(jié)束方式
圖2
在時鐘上升沿0：
- Master在[ADR_O()]和[TGA_O()]發(fā)出有效的地址
- Master在[DAT_O()]和[TGD_O()]發(fā)出數(shù)據(jù)
- Master發(fā)出[WE_O]，表明是一個寫周期
- Master發(fā)出有效數(shù)據(jù)選擇信號[SEL_O()]表明哪些數(shù)據(jù)是有效的
- Master發(fā)出[CYC_O]和[TGC_O()]表明總線周期的開始
- Master發(fā)出[STB_O]表明操作的開始
在時鐘上升沿1：
- Slave檢測到主設(shè)備發(fā)起的操作，準(zhǔn)備發(fā)出[ACK_I]
- Slave準(zhǔn)備鎖存[DAT_O]和[TGD_O()]
- Slave發(fā)出[ACK_I]應(yīng)答[STB_O]，表明數(shù)據(jù)有效，可以讀取數(shù)據(jù)了
- Master發(fā)現(xiàn)[ACK_I]，準(zhǔn)備結(jié)束總線周期
注意：Slave可以在發(fā)出[ACK_I]前插入等待周期(-WSS-)，以控制傳速度。可以插入任意多個等待周期。
在時鐘上升沿2：
- Slave鎖存[DAT_I]和[TGD_I()]
- Master拉低[STB_O]和[CYC_O]，表明總線周期的結(jié)束
- Slave發(fā)現(xiàn)Master拉低[STB_O]，也將[ACK_I]拉低
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