10G以太網(wǎng)的UTOPIA接口設計與實現(xiàn)

（1）網(wǎng)絡連通性、可靠性和可擴展性高；

（2）只支持全雙工模式，傳送媒體只能是光纖；

（3）不使用載波偵聽多路訪問和沖突檢測協(xié)議；

（4）使用64B/66B和8B/10B兩種編碼方式；

（5）具有支持局域網(wǎng)和廣域網(wǎng)的接口，網(wǎng)絡范圍擴展到10km。

1 10G以太網(wǎng)協(xié)議層結構

10G以太網(wǎng)基于下面的技術：位于OSI模型中數(shù)據(jù)鏈路層的MAC層，以及介于MAC層和物理層的XGMII（10G Media Independent Interface,10G介質(zhì)無關接口）。物理層又包括PCS（Physical Coding Sublayer,物理編碼子層）、PMA（Physical Media Attachment，牧師介質(zhì)附屬子層）、PMD（Physical Media Dependent,物理介質(zhì)相關子層）。

圖1是10G以太網(wǎng)的協(xié)議結構。其中LLI（Logical Link Control,邏輯鏈路控制層）在網(wǎng)絡層和介質(zhì)訪問控制之間提供選擇。MAC層負責對網(wǎng)絡的訪問、MAC尋址、幀類型識別等與幀相關的操作。Reconciliation（適配層）是MAC層和物理層之間的通路。XGMII在MAC層和物理層之間提供了一個標準接口，使得MAC層能適應不同的物理層。PCS（Physical Coding Sublayer,物理編碼子層）主要負責對來自MAC層數(shù)據(jù)的編碼和解碼。PMA（Physical Media Attachment,物理介質(zhì)附屬子層）負責把編碼轉換為適應物理層傳輸?shù)谋忍亓鳎瑫r完成數(shù)據(jù)解碼的同步。PMD（Physical Media Dependent，物理介質(zhì)相關子層）負責信號的傳送包括信號的放大、調(diào)制和波的整形。不同的PMD設備支持不同的物理介質(zhì)。MDI（Media Dependent Interface,介質(zhì)相關接口）定義了對應于不同的物理介質(zhì)和PMD設備所采用的連接器類型。10G以太網(wǎng)協(xié)議在XGMII接口下增加WIS子層（WAN Interface Sublayer,廣域網(wǎng)接口子層），可以讓10G以太網(wǎng)幀能夠在目前廣域網(wǎng)中廣泛使用的SONET/SDH體系中傳輸。

2 幀格式

10G以太網(wǎng)的MAC幀不必像千兆以太網(wǎng)那樣拆分/封裝幀結構，更適合高速交換。圖2為10G以太網(wǎng)的MAC幀格式。為了在現(xiàn)有的廣域網(wǎng)上傳輸10G以太網(wǎng)幀，MAC層還負責把10Gbps速率匹配成9.058464Gbps速率。

圖2

3 UTOPIA接口實現(xiàn)

3．1 UTOPIA接口

UTOPIA（Universal Test & Operations PHY Interface for ATM）接口是ATM論壇定義的一個重要的設備內(nèi)部接口，是物理層與上層邏輯邊界的具體物理實現(xiàn)。目前有四個等級的UTOPIA規(guī)范，本文采用的UTOPIA leve14協(xié)議，它支持點對點的高速互聯(lián)。其數(shù)據(jù)寬度可以是32比特、16比特或者8比特，基本的接口工作速率可達415MHz。除了數(shù)據(jù)信號，還有時鐘信號和控制信號。控制信號控制數(shù)據(jù)或控制字是否在數(shù)據(jù)總線上傳輸。流控、尋址和其他控制功能均通過數(shù)據(jù)總線帶內(nèi)傳輸，減少了接口信號線的數(shù)量。由于對稱性，UTOPIA level4協(xié)議非常適合鏈路層端對端通信。當數(shù)據(jù)包在物理層和鏈路層傳輸時，發(fā)送方向（Tx）指從鏈路層到物理層，反之為接收方向（Rx）。圖3是UTOPIA接口示意圖，顯然它是物理層和鏈路層之間的數(shù)據(jù)傳輸通道，并可在芯片內(nèi)部實現(xiàn)。

3．2 UTOPIA接口實現(xiàn)

UTOPIA接口的信號采用圖2所示的MAC幀格式，幀長度從64字節(jié)到1518字節(jié)。圖4是10G以太網(wǎng)的UTOPIA接口功能模塊圖，分為數(shù)據(jù)接收端口和發(fā)送端口。發(fā)送端口從鏈路層發(fā)送下行數(shù)據(jù)到物理層，接收端口從物理層發(fā)送數(shù)據(jù)到鏈路層。端口的地址部遲疑不決寬度為8比特。接收端口有32比特的rx_data信號、rx_ctrl控制信號和rx_clk時鐘信號，發(fā)送端口有32比特的tx_data信號、tx_ctrl時鐘信號。

接收方向的模塊主要完成以太幀的接收，并根據(jù)MAC控制幀進行流量控制。來自XGMII接口的數(shù)據(jù)首先送入“幀類型檢查”模塊，此模塊分辨幀的類型，判斷接收的數(shù)據(jù)是幀頭還是幀尾，并把要送入FIFO的域值送入“接收數(shù)據(jù)選擇”模塊。為了在FIFO中實現(xiàn)數(shù)據(jù)首單元的對齊，采用了“數(shù)據(jù)調(diào)整器”。如果選擇存儲轉發(fā)工作模式，調(diào)整整齊的數(shù)據(jù)將進入“數(shù)據(jù)緩存器”模塊。此模塊緩存收到的數(shù)據(jù)幀的目的地址、源地址、長度/類型以及標簽控制信息，并直接刪除錯誤幀。如果采用穿通工作模式，數(shù)據(jù)則直接進入FIFO接口模塊。“接收狀態(tài)機”控制并行執(zhí)行三個模塊：“CRC校驗”模塊、“幀長檢查”模塊和“地址過濾”模塊。“CRC校驗”模塊判斷是否剝離或者保留CRC；“幀長檢查”模塊計算并比較收到幀的長度是否與長度域的值一致，如果不一致就提供報錯信息；“地址過濾”模塊過濾出單播和組播地址。圖4中未標識出的“接收統(tǒng)計”模塊統(tǒng)計接收方向系統(tǒng)收到的幀個數(shù)、正確幀個數(shù)、超長幀個數(shù)據(jù)等統(tǒng)計信息。“UTOPIA接收”模塊讀出接收FIFO里的數(shù)據(jù)并在每個時鐘的上升沿輸出8個字節(jié)到UTOPIA接口。“接收控制”模塊控制對發(fā)送FIFO的讀寫，附上其溢出和讀空。

在發(fā)送方向，來自UTOPIA接口的數(shù)據(jù)進入“UTOPIA發(fā)送”模塊，并寫入“發(fā)送FIFO”里。“發(fā)送控制”模塊控制對發(fā)送FIFO的讀寫，防止其溢出和讀空。“發(fā)送狀態(tài)機”模塊從發(fā)送FIFO里讀出數(shù)據(jù)，并控制“幀長計算”模塊、“CRC編碼器”模塊、“PAD添加”模塊、“前導產(chǎn)生”模塊與“IFS計算”模塊并行對數(shù)據(jù)進行操作。“幀長計算”模塊計算來自發(fā)送FIFO里的數(shù)據(jù)的幀長，載斷過長包；“CRC編碼器”模塊對數(shù)據(jù)進行CRC計算并在幀的CRC域添加CRC值；“PAD添加”模塊填補過短包使之達到以太幀的長度；“前導產(chǎn)生”模塊生成幀的前導域值；“IFS計算”模塊則計算幀間隔。圖4中未標識出的“發(fā)送統(tǒng)計”模塊統(tǒng)計在發(fā)送方向系統(tǒng)發(fā)送幀的個數(shù)、發(fā)送幀的長度、類型等統(tǒng)計信息。從“發(fā)送狀態(tài)機”出來的數(shù)據(jù)以XGMII的數(shù)據(jù)格式（8個字節(jié)的數(shù)據(jù)和8個比特的控制）發(fā)送到XGMII接口。

通過“微處理器”模塊和“微處理器接口”模塊可以對芯片內(nèi)部的寄存器值進行配置或者讀取寄存器值。

4 降低功耗的考慮

集成電路的功耗估算公式為：P=kfV2，其中P、f和V分別為芯片功耗、工作頻率和工作電壓。根據(jù)此公式可知工作頻率的提高會導致芯片功耗的增加。為了減少芯片功耗，可以從降低芯片工作頻率入手。但是較低的工作頻率會使得芯片面積增大，而芯片面積的增大同樣也會導致芯片功耗的增加。在兩種實現(xiàn)方案：一是采用了并采設計方法降低芯片工作頻率，這樣提高了設計的復雜性并因此增加了芯片門個數(shù)從而增大了芯片面積。二是不采用并行設計方法，這樣不增加芯片的門個數(shù)，但是芯片面積比較大，從而芯片功耗也比較大。另外，由于芯片面積還受制于其他因素如制造工藝等，而目前國內(nèi)的制造工藝還實現(xiàn)了太大的芯片面積。綜合考慮功耗和工作頻率及芯片面積之間的關系，權衡利弊，本文采用方案一來達到它們之間最好的平衡。

圖4

本設計采用64位比特并行處理使得內(nèi)部工作頻率降低為10Gbps的1/64。圖4中所需的FIFO選用FPGA片內(nèi)集成RAM構成，代替外置FIFO以提高芯片的集成度，減少了芯片間高速通信。

10G以太網(wǎng)是以太網(wǎng)技術發(fā)展的一個新臺階，它使得網(wǎng)絡實現(xiàn)低成本、簡單化、可管理、高帶度和易操作等目標成為可能。本文介紹了10G以太網(wǎng)的技術特點、協(xié)議層結構及幀格式，并概述了UTOPIA接口，詳細描述了采用UTOPIA leve14實現(xiàn)10G以太網(wǎng)的物理層和數(shù)據(jù)鏈路層連接的功能模塊圖。為降低芯片功耗，本設計采用并行設計方案。實際結果證明此方案是可行的。目前還可采用SPI-4（System Packet Interface Level 4）協(xié)議實現(xiàn)10G以太網(wǎng)的物理層和鏈路層之間的互連，這將是作者的下一步研究工作。