工程師們需要迎接可穿戴設(shè)備時代的設(shè)計挑戰(zhàn)

可穿戴電子設(shè)備對設(shè)計工程師提出了前所未有的挑戰(zhàn)—設(shè)計工程師需要在沒有專用芯片組或標(biāo)準(zhǔn)化架構(gòu)的情況下創(chuàng)建智能、緊湊和多功能的產(chǎn)品。由于專用芯片組(標(biāo)準(zhǔn)化架構(gòu))的缺失，設(shè)計工程師需要在可穿戴產(chǎn)品中使用為移動和手持應(yīng)用設(shè)計的器件和互連技術(shù)。

如何在兩個不相關(guān)的器件之間實現(xiàn)數(shù)字與模擬“鴻溝”的橋接是一個不小的設(shè)計挑戰(zhàn)，而這對于有嚴(yán)格空間和功耗限制的可穿戴設(shè)備來說更是難上加難。同時，發(fā)展迅速的市場要求設(shè)計工程師緊跟消費者不斷變化的需求，快速升級現(xiàn)有產(chǎn)品的功能并推出全新的產(chǎn)品。

本文將針對可穿戴產(chǎn)品的設(shè)計挑戰(zhàn)進行研究，并將探索如何使用可編程邏輯產(chǎn)品來解決這些問題。文章相關(guān)的設(shè)計實例旨在說明如何將專用可編程器件應(yīng)用于以下三個方面：

擴展。使用額外的邏輯和定制功能擴展現(xiàn)有ASIC和ASSP的功能和使用壽命。

升級。使用可編程邏輯產(chǎn)品實現(xiàn)新協(xié)議和標(biāo)準(zhǔn)，并通過橋接實現(xiàn)互不兼容元器件間的互連，以此升級可穿戴設(shè)備的設(shè)計。

創(chuàng)新。無需為ASIC開發(fā)投入大量時間和費用，使用可編程邏輯產(chǎn)品提供的靈活平臺來實現(xiàn)高級功能或全新的特性。

可穿戴設(shè)備帶來前所未有的設(shè)計挑戰(zhàn)

可穿戴電子產(chǎn)品正處于發(fā)展早期，技術(shù)尚未成熟，就像地球上的生命進化過程一樣，將發(fā)生像寒武紀(jì)生命大爆發(fā)一樣百花齊放的技術(shù)創(chuàng)新?？梢灶A(yù)見至少在未來的3到5年內(nèi)將不斷有各種各樣的產(chǎn)品和試作面世，形成具備以下特征的市場：

● 市場快速創(chuàng)新，而消費者的需求也以同樣的速度快速變化;

● 全新類型的產(chǎn)品出現(xiàn)和發(fā)展，有時候也會最終消失;

● 出現(xiàn)眾多相互競爭的產(chǎn)品，但未能形成標(biāo)準(zhǔn)的功能集;

● 即使有也只有很少的標(biāo)準(zhǔn)化架構(gòu)或接口標(biāo)準(zhǔn)。

在這段蓬勃發(fā)展的時期里，產(chǎn)品依托的半導(dǎo)體器件的發(fā)展將跟不上產(chǎn)品本身迭代更新的速度。由于IC開發(fā)通常需要12至18個月，如果制造商堅持為可穿戴市場開發(fā)ASIC，很可能導(dǎo)致產(chǎn)品上市時功能并不盡如人意或已然過時。

沒有專為應(yīng)用優(yōu)化的微控制器(MCU)和ASSP，可穿戴設(shè)備設(shè)計工程師就必須使用通用的MCU或使用來自更成熟應(yīng)用的高度集成器件，如來自智能手機、平板電腦以及其他手持/移動設(shè)備中的器件。上述這兩種方式都為設(shè)計工程師提供了高集成度的嵌入式計算平臺，無需為開發(fā)專用器件投入大量的時間和成本。不僅如此，很多開發(fā)工具和應(yīng)用軟件都支持大多數(shù)這些現(xiàn)成器件，這也是額外的優(yōu)勢。

雖然在可穿戴應(yīng)用中使用這類移動專用器件可獲得諸多優(yōu)勢，但是設(shè)計工程師還是會在設(shè)計過程中面臨諸多挑戰(zhàn)。第一個挑戰(zhàn)是可穿戴設(shè)備市場的變化非?？?，最初產(chǎn)品中所使用的嵌入式計算器件可能不具備相關(guān)的接口和I/O功能用以支持下一代產(chǎn)品所需的所有新功能。為了跟上市場變化的步伐，設(shè)計工程師必須要為產(chǎn)品設(shè)計增加擴展電路或?qū)ふ夜δ芨鼜姷腗CU/ASSP。

第二個挑戰(zhàn)， 也正是更普遍的問題—大部分這些嵌入式計算器件并不具備相關(guān)接口用于可穿戴應(yīng)用中最常用的各類傳感器、顯示屏和其他I/O器件。在某些情況下，傳感器或顯示屏的接口不匹配系統(tǒng)的數(shù)據(jù)總線，或不兼容系統(tǒng)應(yīng)用處理器使用的格式，這將導(dǎo)致“數(shù)字斷裂(DigitalDisconnect)”的發(fā)生(圖1)。

圖1：“數(shù)字斷裂”常見于大多數(shù)CMOS圖像傳感器的LVDS接口和許多常用應(yīng)用處理器使用的CSI-2 I/O總線之間。

例如，常用于CMOS圖像傳感器的Sub-LVDS接口采用與許多常用應(yīng)用處理器使用的CSI-2接口不同的數(shù)據(jù)幀格式(圖1)。此外，器件的接口還可能具備不同數(shù)量的串行通道。另一個導(dǎo)致“數(shù)字斷裂”的原因是，許多通用MCU具備GPIO以及其他并行接口，其必須要轉(zhuǎn)換成一種現(xiàn)在大多數(shù)傳感器和顯示屏使用的串行格式。此外，可穿戴應(yīng)用中采用的緊湊封裝MCU的引腳數(shù)量太少，限制了其可直接訪問的器件數(shù)量。

應(yīng)用處理器所支持的接口與眾多傳感器和輸出設(shè)備所要求的接口之間也存在著“ 功能性鴻溝” 。一個簡單的例子是，可穿戴設(shè)備可實現(xiàn)電視機或其他電子產(chǎn)品的紅外遠程控制。而這種情況下，大多數(shù)MCU并不具備的LED驅(qū)動能力成為了應(yīng)用處理器和紅外(IR)LED之間的“功能性鴻溝”。

IR編碼器是一種純數(shù)字功能，至少從理論上來說可以由MCU的應(yīng)用處理器實現(xiàn)。但是在許多情況中，這并不是最理想的解決方案，因為實時編碼需要占用的處理器資源已經(jīng)超過了系統(tǒng)能夠節(jié)省的資源。并且，應(yīng)用處理器在編碼任務(wù)上花費的額外時間將導(dǎo)致消耗過多有限的系統(tǒng)功耗，因此最好使用硬件實現(xiàn)。

基于FPGA的解決方案

現(xiàn)在，F(xiàn)PGA可提供高性價比的方式來實現(xiàn)接口間的橋接以及為現(xiàn)有的器件添加新功能并縮短設(shè)計周期。而早期的可編程邏輯器件相對來說過于昂貴，并且功耗驚人，所以常用來作為初代設(shè)計或小批量產(chǎn)品的原型設(shè)計工具和“膠合”元件。

步入21世紀(jì)后，深亞微米工藝和新架構(gòu)的發(fā)展帶動了性能和通用性增強的新型FPGA的實現(xiàn)，并顯著降低了成本和功耗。這使得現(xiàn)在的FPGA能夠在可穿戴電子設(shè)備中發(fā)揮多種作用。

當(dāng)然，F(xiàn)PGA仍在其傳統(tǒng)的應(yīng)用領(lǐng)域中不斷發(fā)揮作用，如提供“ 膠合”邏輯、實現(xiàn)基礎(chǔ)功能，包括提供額外的邏輯單元(門電路、鎖存器、觸發(fā)器等)，添加輸入信號調(diào)節(jié)(電平轉(zhuǎn)換、施密特觸發(fā)器和反相器)，以及為已有的主機處理器I/O互連提供擴展路徑。

FPGA還能用于實現(xiàn)前文所提到的更復(fù)雜的功能。其最簡單的形式是提供橋接功能，如圖2所示，F(xiàn)PGA能解決圖1中展示的傳感器Sub-LVDS接口與應(yīng)用處理器的CSI-2 I/O總線之間的橋接問題。

圖2：嵌入式圖像傳感器和應(yīng)用處理器間的橋接。

在串/并轉(zhuǎn)換應(yīng)用中也經(jīng)常使用基于FPGA的橋接。圖3展示了可編程邏輯器件是怎樣將應(yīng)用處理器的標(biāo)準(zhǔn)并行總線轉(zhuǎn)換成現(xiàn)在的可穿戴設(shè)備顯示屏最常用的MIPI DSI接口的串行格式的。在該應(yīng)用中，F(xiàn)PGA負責(zé)實現(xiàn)以下功能：

重新定義圖像傳感器的LVDS輸出格式，以匹配應(yīng)用處理器支持的通道數(shù)量和數(shù)據(jù)速率;

將傳感器的數(shù)據(jù)時鐘信號傳輸至應(yīng)用處理器，實現(xiàn)任何所需的信號編碼;

使用可編程邏輯而不是應(yīng)用處理器有限的機器周期來實現(xiàn)屏幕刷新動作。

圖3：用于可穿戴設(shè)備顯示屏的GPIO/DSI橋接。

橋接功能也可用作基于FPGA的更大系統(tǒng)元件的構(gòu)建模塊，如實現(xiàn)圖4中的雙輸入橋接/處理器，它將接收來自2個獨立圖像傳感器的CSI-2串行數(shù)據(jù)流，并將其處理為單個CSI-2或并行或HiSPI輸出。根據(jù)所選的算法，可對獨立的數(shù)據(jù)流進行色彩調(diào)整或在時間或空間上進行補償生成單幅3D圖像，或在屏幕坐標(biāo)空間的不同位置對其單獨顯示產(chǎn)生畫中畫效果。

圖4：FPGA可用于實現(xiàn)實時視頻處理功能，如生成3D立體圖像、視場或畫中畫。

FPGA助力節(jié)能技術(shù)

在前面的幾個例子中，設(shè)計的主要目的是為了增強應(yīng)用處理器本身的互連或功能。但這些基于FPGA的解決方案還提供了另一個重要的好處：使得MCU或ASSP無需同時執(zhí)行一個或多個計算密集型任務(wù)，從而節(jié)省了有限的處理器資源。

但是，在許多情況下，這些設(shè)計的功耗降低具有更重要的意義。例如，圖3中的設(shè)計包含了一個硬件屏幕刷新功能，其僅需消耗傳統(tǒng)處理器內(nèi)核所需功率的一小部分。同樣，圖4中的一些小尺寸、低功耗FPGA邏輯器件獨立于主機處理器執(zhí)行圖像處理任務(wù)，這使得主機處理器大部分時間可處于節(jié)能睡眠模式。

下面探討的許多應(yīng)用都使用這種節(jié)能設(shè)計方法，適用于大多數(shù)有低功耗需求的可穿戴應(yīng)用。

FPGA可加速設(shè)計升級和新設(shè)計實現(xiàn)

可穿戴電子設(shè)備發(fā)展迅速，每一代新產(chǎn)品都比上一代添加了更多的功能和特性。在這些應(yīng)用中，小尺寸、低成本的FPGA經(jīng)常被用來擴展可穿戴式設(shè)備應(yīng)用處理器的基本功能。

許多現(xiàn)代的微控制器都有強大的計算能力來管理傳感器和處理其產(chǎn)生的數(shù)據(jù)，并將它與其他數(shù)據(jù)流進行整合。但使用微控制器來完成這些工作會占用寶貴的I/O資源，并要求處理器長時間處于工作狀態(tài)，從而會影響電池壽命。

而FPGA可以用來創(chuàng)建半自主的I/O模塊，能夠從多個傳感器收集數(shù)據(jù)，并在沒有處理器干預(yù)的情況下完成其他高級功能。“永遠在線”的低功耗計步器采用3軸加速度計作為主要傳感器，記錄佩戴者的步數(shù)，計算所走的距離并測定燃燒的卡路里以及運動時間。

在該設(shè)計中，一些FPGA邏輯單元被配置用作加速度計的I2C接口和應(yīng)用處理器SP I/O總線之間的橋接。其他的FPGA功能塊用于配置和管理加速度計。可編程邏輯也可以用于處理原始的加速度計數(shù)據(jù)，針對帶有噪聲的數(shù)據(jù)流采用統(tǒng)計學(xué)濾波和步數(shù)檢測算法。FPGA的另一部分功能是用來緩存得到的步數(shù)和加速度信息，直到主機處理器從低功耗睡眠狀態(tài)喚醒并收集這些數(shù)據(jù)。采用可編程邏輯內(nèi)核來執(zhí)行這些計算密集型任務(wù)，可使應(yīng)用處理器長時間處于睡眠模式，從而有助于減少計步器的功耗。通過FPGA實現(xiàn)這些功能也使設(shè)計人員能夠在不影響計步器的性能和精度的情況下，使用更簡單、更低功耗的微控制器。

FPGA提供可擴展的解決方案

采用FPGA的另一個優(yōu)點是，F(xiàn)PGA廠商通常會提供一系列類似的器件，每個器件有不同的可編程邏輯和I/O組合。使用FPGA作為ASIC的補充或替代，設(shè)計工程師可以選擇他們目前所需的邏輯門數(shù)量，開發(fā)大小合適的解決方案。

由于同一FPGA系列的器件共享參數(shù)、特性和開發(fā)資源，各種邏輯密度和I/O配置選擇使得制造商可以采取“升級時再購買”的策略，為現(xiàn)有的設(shè)計添加新的功能，或重組現(xiàn)有的功能開發(fā)新的產(chǎn)品。由于同一系列器件共享通用的工具鏈和IP庫，設(shè)計工程師可以迅速將升級和后續(xù)設(shè)計從設(shè)想變?yōu)楫a(chǎn)品推向市場。

總結(jié)

可穿戴設(shè)備的標(biāo)準(zhǔn)架構(gòu)、功能集和專用芯片的缺失為本來就面臨緊張成本、功耗和尺寸約束的移動消費電子設(shè)計帶來了許多前所未有的挑戰(zhàn)。本文介紹了FPGA能夠通過一些簡單的方法幫助設(shè)計工程師解決上述問題，例如：為現(xiàn)有微控制器、傳感器、顯示器等之間的接口橋接，為現(xiàn)有的微控制器和ASSP 添加新的互連和功能，以及在某些情況下提供了一種替代ASIC或SoC的選擇。

由于其靈活性、可擴展性和較低的解決方案成本，F(xiàn)PGA為許多類型的產(chǎn)品重新定義了傳統(tǒng)的設(shè)計周期，為設(shè)計工程師提供了許多超越傳統(tǒng)ASIC的優(yōu)點。