基于高速串行接口的雷達信號采集回放系統(tǒng)

　回放過程類似于采集過程，不同的是數(shù)據(jù)進行拼接合路后被送入虛擬FIFO。該虛擬FIFO的主要作用是緩存定量數(shù)據(jù)以確?；胤诺男盘柾暾B續(xù)，其主要由DDR3和FIFO構成，可實現(xiàn)多種位寬和多種速率的數(shù)據(jù)緩存^[11]。如圖4所示。上行FIFO和下行FIFO主要負責數(shù)據(jù)位寬和時鐘速率的轉換，F(xiàn)IFO控制器負責DDR3控制器核以及其它兩個FIFO的讀寫控制。具體框圖如圖4所示。

4 實驗結果與分析

　　為了驗證系統(tǒng)傳輸?shù)目煽啃裕覀兣渲肁DS42JB69為遞增碼測試模式，并將采集部分后端的GTX與回放部分前端的GTX相連，完成整個系統(tǒng)的驗證。結果如圖5所示。

　　圖5所示為采集信號做信道化后發(fā)送至GTX的數(shù)據(jù)圖，其中TRIG1為ADC發(fā)送的遞增碼，TRIG2為信道化后送至GTX的數(shù)據(jù)。兩路數(shù)據(jù)拼起來剛好就是一路完整的遞增碼。圖6所示為發(fā)送數(shù)據(jù)和回放數(shù)據(jù)的對比圖，圖中ERROR_CNT為0表明信道化過程誤碼率為0，DATA_OUT是DTAT_IN延遲一段時間后的結果，實現(xiàn)了高速數(shù)據(jù)流穩(wěn)定可靠傳輸。

　　設置ADS42JB69為正常工作模式，輸入信號頻率為10MHz的單載頻信號，輸入和輸出對比結果如圖7所示。從圖中可以看出，誤碼率為0，輸出結果也很理想。

　　圖8 所示為采集的數(shù)字信號進行回放所得信號及其頻譜，上方信號為ADC采集的信號，下方信號為經(jīng)過信道化后回放的信號。從頻譜圖可以看出信號頻率在10MHz，主瓣與旁瓣相差38.8dB，達到項目的性能要求。整個系統(tǒng)高效快速地實現(xiàn)了雷達中頻信號的采集以及回放。

5 結束語

　　隨著雷達工作環(huán)境越來越復雜，對現(xiàn)場電磁信號的采集與重現(xiàn)工作也變得越來越重要。面對并行傳輸高速數(shù)據(jù)流方式誤碼率居高不下的瓶頸，本文提出了一種基于高速串行接口的雷達中頻信號采集回放系統(tǒng)并上板得以驗證。該系統(tǒng)利用JESD204B接口與GTX接口的兼容性，完成了雙通道模擬信號高速高精度采集/回放以及穩(wěn)定可靠傳輸，不僅使得高速數(shù)據(jù)流的傳輸成為可能，而且催生了采樣速率更高的模數(shù)轉換器。系統(tǒng)設計簡單、數(shù)據(jù)處理方式靈活和通用性強，對高頻雷達信號采集和高速采集數(shù)據(jù)傳輸有積極的影響。

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本文來源于中國科技期刊《電子產(chǎn)品世界》2016年第5期第73頁，歡迎您寫論文時引用，并注明出處。